微處理器的硬件接口教學(xué).pptVIP

第五章 Pentium微處理器的硬件接口,1. Pentium微處理器的封裝,2. Pentium微處理器的電氣特性,3. Pentium微處理器的引腳功能,4. Pentium的總線(xiàn)周期,1. Pentium微處理器的封裝,1993年開(kāi)始推出，共生產(chǎn)三代： P5(Pentium 60/66) P54C(Pentium 75/90/100/120/133/150/166/200), P55C(Pentium MMX 166/200/233,P5,0.8m生產(chǎn)工藝，集成度310萬(wàn)個(gè)晶體管 封裝在273引腳的陶瓷PGA管殼內(nèi),P5的引腳分布,P5,168個(gè)信號(hào)引腳 50個(gè)Vcc引腳5V電源 49個(gè)Vss引腳接地 6個(gè)NC引腳,必須保持在非連接狀態(tài),Socket 4插座 ZIF插座 273引腳,P54C,0.6m 生產(chǎn)工藝，集成度330萬(wàn)個(gè)晶體管 296引腳的交錯(cuò)式引腳柵格陣列(SPGA)封裝 陶瓷管殼,P54C的引腳分布,175個(gè)信號(hào)引腳 53個(gè)Vcc引腳3.3V電源 53個(gè)Vss引腳接地 15個(gè)NC/INC引腳,必須保持在非連接狀態(tài),Socket 7插座 ZIF插座 321個(gè)引腳,P54C,P54C與P5的引腳外觀完全不同,P55CPentium MMX,0.35m 生產(chǎn)工藝，集成度450萬(wàn)個(gè)晶體管 塑料管殼交錯(cuò)引腳柵格陣列(PPGA)封裝 296引腳,Socket 7插座 ZIF插座 321個(gè)引腳,Pentium MMX要求兩個(gè)分開(kāi)的操作電壓，一個(gè)用來(lái)驅(qū)動(dòng)處理器內(nèi)核，一個(gè)用來(lái)向處理器的I/O引腳供電 28個(gè)VCC3引腳3.3V(I/O電源) 23個(gè)VCC2引腳2.8V(核心電源) 53個(gè)Vss引腳接地 15個(gè)NC/INC引腳,必須保持在非連接狀態(tài),P55C與P54C在信號(hào)引腳上保持兼容 區(qū)別： Y35NC（P55C），F(xiàn)RCMC#（P54C） AL10VCC2DEF# （P55C），INC（P54C）,P55CPentium MMX,2. Pentium微處理器的電氣特性,以P54C為例,電源要求,所有Vcc輸入都是3.3V 輸入和輸出都是3.3V的JEDEC標(biāo)準(zhǔn)電平，兩者均為T(mén)TL兼容的 CLK和PICCLK輸入可允許接收5V的輸入信號(hào)，因而可以使用5V或3.3V的時(shí)鐘驅(qū)動(dòng)器,直流特性,輸入特性： 低電平 0.8V 高電平 2.0V 輸出特性： 低電平 0.4V 高電平 2.4V 輸入/輸出特性與標(biāo)準(zhǔn)邏輯元件是一致的,3. Pentium微處理器的引腳功能,將信號(hào)線(xiàn)分成4組： 存儲(chǔ)器/IO接口 中斷接口 總線(xiàn)仲裁接口 高速緩存控制接口,ADS# 地址狀態(tài)，低電平有效 M/IO# 存儲(chǔ)器/IO指示，有效電平1/0 高電平為存儲(chǔ)器總線(xiàn)周期 低電平為I/O總線(xiàn)周期,存儲(chǔ)器/IO接口,存儲(chǔ)器的組織,存儲(chǔ)器/IO接口,I/O空間的組織,存儲(chǔ)器/IO接口,A31A3,地址線(xiàn) 和字節(jié)選通信號(hào)BE7#BE0#一起定義被訪問(wèn)的存儲(chǔ)器或I/O的物理區(qū)域,實(shí)模式下只有低17位地址線(xiàn)A19A3有效 保護(hù)模式下全部29條地址線(xiàn)都有效,無(wú)論實(shí)模式還是保護(hù)模式，均具有64KB獨(dú)立的I/O地址空間，在尋址I/O設(shè)備時(shí)，僅需使用地址線(xiàn)A15A3和BE4#BE0#,存儲(chǔ)器/IO接口,A20M#,地址第20位屏蔽 完成屏蔽地址線(xiàn)第20位的功能 若A20M#為0，則在訪問(wèn)內(nèi)部高速緩存或外部存儲(chǔ)器時(shí)地址線(xiàn)第20位被屏蔽 實(shí)模式時(shí)須置起A20M#，保護(hù)模式下該信號(hào)未定義,存儲(chǔ)器/IO接口,BE7#BE0#,字節(jié)選通信號(hào) 用于在當(dāng)前的傳送操作中選通哪幾個(gè)字節(jié),D63D0,64條數(shù)據(jù)線(xiàn) D7D0定義數(shù)據(jù)總線(xiàn)的最低字節(jié)， D63D56定義數(shù)據(jù)總線(xiàn)的最高字節(jié),存儲(chǔ)器/IO接口,在一個(gè)總線(xiàn)周期內(nèi)，經(jīng)過(guò)數(shù)據(jù)總線(xiàn)可以傳送字節(jié)、字、雙字、四字，Pentium通過(guò)激活相應(yīng)的BE?#來(lái)做到這一點(diǎn),例：當(dāng)BE7#BE0#為11110000B時(shí)，將產(chǎn)生何種數(shù)據(jù)傳送類(lèi)型，數(shù)據(jù)傳送經(jīng)過(guò)那些數(shù)據(jù)線(xiàn)？ 雙字經(jīng)過(guò)D31D0傳送,存儲(chǔ)器/IO接口,存儲(chǔ)器/IO接口,DP7DP0 數(shù)據(jù)奇偶校驗(yàn)信號(hào),PCHK# 奇偶校驗(yàn)狀態(tài)信號(hào),Pentium為每個(gè)數(shù)據(jù)字節(jié)加入校驗(yàn)碼 在寫(xiě)總線(xiàn)周期中，為D0D63上每一字節(jié)產(chǎn)生一位偶校驗(yàn)碼，通過(guò)DP7DP0輸出 在讀總線(xiàn)周期中， D0D63及DP7DP0上的數(shù)據(jù)按字節(jié)進(jìn)行對(duì)應(yīng)的偶校驗(yàn)，如出現(xiàn)錯(cuò)誤，PCHK#信號(hào)將邏輯0送至外部電路,存儲(chǔ)器/IO接口,PEN# 校驗(yàn)允許信號(hào),用于確定發(fā)生校驗(yàn)錯(cuò)誤時(shí)是否進(jìn)行異常處理 如PEN#為低電平，則Pentium自動(dòng)執(zhí)行異常處理,AP 地址校驗(yàn)信號(hào),Pentium可以對(duì)地址信號(hào)進(jìn)行校驗(yàn)，只要地址在A3A31信號(hào)線(xiàn)上輸出，就會(huì)產(chǎn)生偶校驗(yàn)位在AP引腳上輸出，如果在查詢(xún)周期在地址總線(xiàn)上檢測(cè)到錯(cuò)誤，APCHK#信號(hào)置為邏輯0,存儲(chǔ)器/IO接口,上的數(shù)據(jù)按字節(jié)進(jìn)行對(duì)應(yīng)的偶校驗(yàn)，如出現(xiàn)錯(cuò)誤，PCHK#信號(hào)將邏輯0送至外部電路,APCHK# 地址奇偶校驗(yàn)狀態(tài)信號(hào),存儲(chǔ)器/IO接口,W/R#,讀/寫(xiě)控制信號(hào) 寫(xiě)（高電平），讀（低電平）,D/C#,數(shù)據(jù)/代碼控制信號(hào) 傳送數(shù)據(jù)（高電平），傳送代碼（低電平）,M/IO#,存儲(chǔ)器/IO選擇信號(hào) 訪問(wèn)存儲(chǔ)器（高電平），訪問(wèn)I/O端口（低電平）,存儲(chǔ)器/IO接口,例：如果M/IO#、D/C#、W/R#分別為0 1 0，則產(chǎn)生何種類(lèi)型的總線(xiàn)周期 I/O讀（輸入）總線(xiàn)周期,ADS#,地址選通信號(hào) 當(dāng)其為0時(shí)表示總線(xiàn)周期中地址信號(hào)有效,存儲(chǔ)器/IO接口,NA#,下一地址請(qǐng)求 當(dāng)其為0時(shí)激活地址流水線(xiàn)方式,存儲(chǔ)器/IO接口,BRDY#,突發(fā)就緒信號(hào) 通知處理器外部系統(tǒng)已從數(shù)據(jù)總線(xiàn)連接中取得數(shù)據(jù),中斷接口,INTR,中斷請(qǐng)求 Pentium在每條指令開(kāi)始的時(shí)刻采樣這個(gè)信號(hào)，如INTR為高電平，則表明出現(xiàn)了中斷請(qǐng)求 當(dāng)一個(gè)有效的中斷請(qǐng)求被識(shí)別后， Pentium將通知外部電路并啟動(dòng)一個(gè)中斷響應(yīng)總線(xiàn)周期時(shí)序。 對(duì)于中斷響應(yīng)總線(xiàn)周期， M/IO#、D/C#、W/R#分別為0 0 0，以此告知相應(yīng)的外部設(shè)備它的中斷請(qǐng)求已經(jīng)得到同意這就完成了中斷請(qǐng)求/響應(yīng)的握手過(guò)程，從此時(shí)開(kāi)始程序控制轉(zhuǎn)移到中斷服務(wù)程序,中斷接口,INTR是可屏蔽的，可以通過(guò)標(biāo)志寄存器中的中斷標(biāo)志位IF予以允許或禁止。,NMI,非屏蔽中斷請(qǐng)求 只要NMI輸入端上出現(xiàn)由0到1的跳變，一個(gè)中斷服務(wù)請(qǐng)求就被鎖存在Pentium中，與IF標(biāo)志的狀態(tài)無(wú)關(guān),中斷接口,RESET,復(fù)位 進(jìn)行硬件復(fù)位,INIT,初始化 對(duì)處理器進(jìn)行初始化,總線(xiàn)仲裁接口,HOLD,總線(xiàn)保持請(qǐng)求,HLDA,總線(xiàn)保持響應(yīng),當(dāng)外部電路（如DMA控制器）希望掌握地址和數(shù)據(jù)總線(xiàn)的控制權(quán)時(shí)，通過(guò)將HOLD輸入變?yōu)檫壿?來(lái)通知處理器，在當(dāng)前總線(xiàn)周期完成后，處理器將HLDA變?yōu)檫壿?通知外部電路它已交出總線(xiàn)控制權(quán)，這就完成了總線(xiàn)保持請(qǐng)求/響應(yīng)的握手過(guò)程，處理器保持這種狀態(tài)直到保持請(qǐng)求信號(hào)撤消,總線(xiàn)仲裁接口,BOFF#,總線(xiàn)占用輸入信號(hào),與HOLD的區(qū)別： 1. 總線(xiàn)占用操作在當(dāng)前時(shí)鐘周期結(jié)束時(shí)開(kāi)始，而不是在當(dāng)前總線(xiàn)周期結(jié)束時(shí)開(kāi)始 2. 無(wú)需響應(yīng) 外部總線(xiàn)控制器可以使用該信號(hào)快速接管系統(tǒng)總線(xiàn)的控制權(quán),總線(xiàn)仲裁接口,BREQ,總線(xiàn)請(qǐng)求輸出信號(hào),向外部系統(tǒng)表明Pentium處理器內(nèi)部產(chǎn)生了一個(gè)總線(xiàn)請(qǐng)求,高速緩存控制接口,KEN#,高速緩存允許輸入信號(hào),存儲(chǔ)器子系統(tǒng)通過(guò)該信號(hào)通知Pentium在該總線(xiàn)周期中是否需要對(duì)Cache操作 KEN#置為0，則在存儲(chǔ)器讀總線(xiàn)周期中，總線(xiàn)上的數(shù)據(jù)會(huì)復(fù)制到芯片內(nèi)的Cache中,FLUSH#,高速緩存擦除信號(hào),外電路使用該信號(hào)擦除芯片內(nèi)的高速緩存,高速緩存控制接口,高速緩存控制接口,AHOLD,地址保持信號(hào),EADS#,外部地址有效信號(hào),用于高速緩存無(wú)效周期中，該周期用來(lái)處理Cache與主存儲(chǔ)器之間的數(shù)據(jù)一致性。,高速緩存控制接口,CACHE#,高速緩存可用性信號(hào),讀：當(dāng)從存儲(chǔ)器所讀數(shù)據(jù)可以送入Cache時(shí)，該信號(hào)輸出邏輯0，表明該操作是緩存式讀操作 寫(xiě)：在寫(xiě)周期中該信號(hào)輸出邏輯0，表明本操作是對(duì)Cache中被修改了的數(shù)據(jù)執(zhí)行回寫(xiě)操作,4. Pentium的總線(xiàn)周期,基本的總線(xiàn)操作,總線(xiàn)周期微處理器訪問(wèn)一次存儲(chǔ)器或I/O設(shè)備所需要的整個(gè)時(shí)間 一個(gè)處理器時(shí)鐘周期也稱(chēng)為一個(gè)T狀態(tài) 每個(gè)總線(xiàn)周期包含兩個(gè)T狀態(tài)，分別記做T1、T2。,4. Pentium的總線(xiàn)周期,基本的總線(xiàn)操作,在T1期間，處理器在地址總線(xiàn)上輸出被訪問(wèn)存儲(chǔ)單元的地址、總線(xiàn)周期指示碼和有關(guān)控制信號(hào)，在寫(xiě)周期的情況下被寫(xiě)數(shù)據(jù)在T1期間輸出在數(shù)據(jù)總線(xiàn)上 在T2期間，外部設(shè)備從數(shù)據(jù)總線(xiàn)上接受數(shù)據(jù)，或在讀周期的情況下把數(shù)據(jù)放置在數(shù)據(jù)總線(xiàn)上。,4. Pentium的總線(xiàn)周期,基本的總線(xiàn)操作,非流水線(xiàn)總線(xiàn)周期,總線(xiàn)狀態(tài)定義,Ti 總線(xiàn)空閑狀態(tài) T1 總線(xiàn)周期的第一個(gè)時(shí)鐘 T2 第一個(gè)待完成的總線(xiàn)周期的第二個(gè)及后續(xù)的時(shí)鐘 T12 有兩個(gè)待完成的總線(xiàn)周期，處理器在為第一個(gè)周 期傳送數(shù)據(jù)的同時(shí)啟動(dòng)第二個(gè)總線(xiàn)周期 T2P 有兩個(gè)待完成的總線(xiàn)周期，且都在第二個(gè)及后續(xù) 的時(shí)鐘里 TD 有一個(gè)待完成的總線(xiàn)周期，其地址、狀態(tài)和ADS# 已被驅(qū)動(dòng)，而數(shù)據(jù)和BRDY#引腳未被采樣,非流水線(xiàn)讀寫(xiě)總線(xiàn)周期,突發(fā)式讀寫(xiě)總線(xiàn)周期,突發(fā)式總線(xiàn)周期傳送256位數(shù)據(jù)，即4個(gè)四字,突發(fā)式總線(xiàn)周期一種特殊的總線(xiàn)周期 在非突發(fā)式總線(xiàn)周期中，每次只能傳送一個(gè)數(shù)據(jù)單元，且至少需要兩個(gè)時(shí)鐘周期 在突發(fā)式總線(xiàn)周期中，傳送第一個(gè)數(shù)據(jù)單元需要兩個(gè)時(shí)鐘周期，以后每個(gè)數(shù)據(jù)單元只需一個(gè)時(shí)鐘周期,突發(fā)式讀總線(xiàn)周期,突發(fā)式寫(xiě)總線(xiàn)周期,流水線(xiàn)式讀寫(xiě)總線(xiàn)周期,流水線(xiàn)指對(duì)下一總線(xiàn)周期的尋址與前一總線(xiàn)周期的數(shù)據(jù)傳送相重疊,流水線(xiàn)式讀寫(xiě)總線(xiàn)周期,Pentium通過(guò)NA#輸入信號(hào)形成流水線(xiàn)式總線(xiàn)周期 單數(shù)據(jù)傳送總線(xiàn)周期和突發(fā)式總線(xiàn)周期都