實(shí)驗(yàn)二三態(tài)門和OC門的研究.pptVIP

實(shí)驗(yàn)二三態(tài)門和OC門的研究一、實(shí)驗(yàn)?zāi)康?1)熟悉兩種特殊的門電路：三態(tài)門和OC門；(2)了解“總線”結(jié)構(gòu)的工作原理。二、實(shí)驗(yàn)原理數(shù)字系統(tǒng)中，有時需把兩個或兩個以上集成邏輯門的輸出端連接起來，完成一定的邏輯功能。普通TTL門電路的輸出端是不允許直接連接的。圖2_1示出了兩個TTL門輸出短接的情況，為簡單起見，圖中只畫出了兩個與非門的推拉式輸出級。設(shè)門A處于截止?fàn)顟B(tài)，若不短接，輸出應(yīng)為高電平；設(shè)門B處于導(dǎo)通狀態(tài)，若不短接，輸出應(yīng)為低電平。在把門A和門B的輸出端作如圖3_2_1所示連接后，從電源Vcc經(jīng)門A中導(dǎo)通的T4、D3和門B中導(dǎo)通的T5到地，有了一條通路，其不良后果為：圖3_2_1不正常情況：普通TTL門電路輸出端短接(1)輸出電平既非高電平，也非低電平，而是兩者之間的某一值，導(dǎo)致邏輯功能混亂。(2)上述通路導(dǎo)致輸出級電流遠(yuǎn)大于正常值(正常情況下T4和T5總有一個截止)，導(dǎo)致功耗劇增，發(fā)熱增大，可能燒壞器件。集電極開路門和三態(tài)門是兩種特殊的TTL電路，它們允許把輸出端互相連在一起使用。1集電極開路門(OC門)集電極開路門(Open-CollectorGate)，簡稱OC門。它可以看成是圖3_2_1所示的TTL與非門輸出級中移去了T4、D3部分。集電極開路與非門的電路結(jié)構(gòu)與邏輯符號如圖3_2_2所示。必須指出：OC門只有在外接負(fù)載電阻Rc和電源Ec后才能正常工作，如圖中虛線所示。,圖3_2_1不正常情況：普通TTL門電路輸出端短接,圖3_2_2集電極開路與非門,由兩個集電極開路與非門(0C)輸出端相連組成的電路如圖3_2_3所示，它們的輸出：即把兩個集電極開路與非門的輸出相與(稱為線與)，完成與或非的邏輯功能。0C門主要有以下三方面的應(yīng)用：(1)實(shí)現(xiàn)電平轉(zhuǎn)換圖3_2_3OC門的線與應(yīng)用無論是用TTL電路驅(qū)動CMOS電路還是用CMOS電路驅(qū)動TTL電路，驅(qū)動門必須能為負(fù)載門提供合乎標(biāo)準(zhǔn)的高、低電平和足夠的驅(qū)動電流，即必須同時滿足下列四式：驅(qū)動門負(fù)載門VOH(min)VIH(min)VOL(max)VIL(max)IOH(max)IIHIOL(max)IIL,圖3_2_3OC門的線與應(yīng)用,其中:VOH(min)-門電路輸出高電平VOH的下限值；VOL(max)-門電路輸出低電平VOL的上限值；IOH(max)-門電路帶拉電流負(fù)載的能力，或稱放電流能力；IOL(max)門電路帶灌電流負(fù)載的能力，或稱吸電流能力；VIH(min)-為能保證電路處于導(dǎo)通狀態(tài)的最小輸入(高)電平；VIL(max)-為能保證電路處于截止?fàn)顟B(tài)的最大輸入(低)電平。IIH輸入高電平時流入輸入端的電流；IIL-輸入低電平時流出輸入端的電流。當(dāng)74系列或74LS系列TTL電路驅(qū)動CD4000系列或74HC系列CMOS電路時，不能直接驅(qū)動，因?yàn)?4系列的TTL電路VOH(min)=2.4V，74LS系列的TTL電路VOH(min)=2.7V，CD4000系列的CMOS電路VIH(min)=3.5V，74HC系列CMOS電路VIH(min)=3.15V，顯然不滿足VOH(min)VIH(min)最簡單的解決方法是在TTL電路的輸出端與電源之間接入上拉電阻Rc，如圖3_2_4所示。,圖3_2_4TTL(OC)門驅(qū)動CMOS電路的電平轉(zhuǎn)換,(2)實(shí)現(xiàn)多路信號采集，使兩路以上的信息共用一個傳輸通道(總線)；(3)利用電路的線與特性方便地完成某些特定的邏輯功能。在實(shí)際應(yīng)用時，有時需將幾個OC門的輸出端短接，后面接m個普通TTL與非門作為負(fù)載，如圖3_2_5所示。為保證集電極開路門的輸出電平符合邏輯要求，Rc的數(shù)值選擇范圍為：,圖3_2_5計(jì)算OC門外接電阻Rc的工作狀態(tài),m(7)個輸入端(a)計(jì)算Rc最大值(b)計(jì)算Rc最小值圖3_2_5計(jì)算OC門外接電阻Rc的工作狀態(tài)其中IcEO-OC門輸出三極管T5截止時的漏電流；Ec外接電源電壓值；m-TTL負(fù)載門個數(shù)；n輸出短接的OC門個數(shù)；m各負(fù)載門接到OC門輸出端的輸入端總和。Rc值的大小會影響輸出波形的邊沿時間，在工作速度較高時，Rc的取值應(yīng)接近Rc(min)。2三態(tài)門三態(tài)門，簡稱TSL(Three-stateLogic)門，是在普通門電路的基礎(chǔ)上，附加使能控制端和控制電路構(gòu)成的。圖3_2_6所示為三態(tài)門的結(jié)構(gòu)和邏輯符號。三態(tài)門除了通常的高電平和低電平兩種輸出狀態(tài)外，還有第三種輸出狀態(tài)高阻態(tài)。處于高阻態(tài)時，電路與負(fù)載之間相當(dāng)于開路。圖(a)是使能端高電平有效的三態(tài)與非門，當(dāng)使能端EN=1時，電路為正常的工作狀態(tài)，與普通的與非門一樣，實(shí)現(xiàn)y=；當(dāng)EN=0時，為禁止工作狀態(tài)，y輸出呈高阻狀態(tài)。圖(b)是使能端低電平有效的三態(tài)與非門，當(dāng)=0時，電路為正常的工作狀態(tài)，實(shí)現(xiàn)Y=；當(dāng)=1時，電路為禁止工作狀態(tài)，Y輸出呈高阻狀態(tài)。,圖3_2_6三態(tài)門的結(jié)構(gòu)和邏輯符號,三態(tài)門電路用途之一是實(shí)現(xiàn)總線傳輸。總線傳輸?shù)姆绞接袃煞N，一種是單向總線，如圖3_2_7(a)所示，功能表見表3_2_1所示，可實(shí)現(xiàn)信號A1、A2、A3向總線Y的分時傳送；另一種是雙向總線，如圖3_2_7(b)所示，功能表見表3_2_2所示，可實(shí)現(xiàn)信號的分時雙向傳送。單向總線方式下，要求只有需要傳輸信息的那個三態(tài)門的控制端處于使能狀態(tài)(EN=1)，其余各門皆處于禁止?fàn)顟B(tài)(EN=O)，否則會出現(xiàn)與普通TTL門線與運(yùn)用時同樣的問題，因而是絕對不允許的。,圖3_2_7三態(tài)門總線傳輸方式,表3_2_1單向總線邏輯功能表3_2_2雙向總線邏輯功能,三、預(yù)習(xí)要求(1)根據(jù)設(shè)計(jì)任務(wù)的要求，畫出邏輯電路圖，并注明管腳號。(2)擬出記錄測量結(jié)果的表格。(3)完成第七項(xiàng)中的思考題1、2、3。四、實(shí)驗(yàn)內(nèi)容圖3_2_8設(shè)計(jì)要求框圖1、用三態(tài)門實(shí)現(xiàn)三路信號分時傳送的總線結(jié)構(gòu)?？驁D如圖3_2_8所示，功能如表3_2_3所示。,圖3_2_8設(shè)計(jì)要求框圖,表3_2_3設(shè)計(jì)要求的邏輯功能,在實(shí)驗(yàn)中要求：(1)靜態(tài)驗(yàn)證控制輸入和數(shù)據(jù)輸入端加高、低電平，用電壓表測量輸出高電平、低電平的電壓值。(2)動態(tài)驗(yàn)證控制輸入加高、低電平，數(shù)據(jù)輸入加連續(xù)矩形脈沖，用示波器對應(yīng)地觀察數(shù)據(jù)輸入波形和輸出波形。(3)動態(tài)驗(yàn)證時，分別用示波器中的AC耦合與DC耦合，測定輸出波形的幅值Vp_p及高、低電平值。2、用集電極開路(OC)“與非”門實(shí)現(xiàn)三路信號分時傳送的總線結(jié)構(gòu)。要求與實(shí)驗(yàn)內(nèi)容1相同。3、在實(shí)驗(yàn)內(nèi)容2的電路基礎(chǔ)上將電源Ec從+5V改為+10V，測量OC門的輸出高、低電平的電壓值。五、注意事項(xiàng)(1)做電平轉(zhuǎn)換實(shí)驗(yàn)時，只能改變Ec，千萬不能將OC門的電源電壓+Vcc接至+10V，以免燒壞器件。(2)用三態(tài)門實(shí)現(xiàn)分時傳送時，不能同時有兩個或兩個以上三態(tài)門的控制端處于使能狀態(tài)。六、報(bào)告要求(1)畫出示波器觀察到的波形，且輸入與輸出波形必須對應(yīng)，即在一個相位平面上比較兩者的相位關(guān)系。(2)根據(jù)要求設(shè)計(jì)的任務(wù)應(yīng)有設(shè)計(jì)過程和設(shè)計(jì)邏輯圖，記錄實(shí)際檢測的結(jié)果，并進(jìn)行分析。(3)完成第七項(xiàng)中的思考題4。,七、思考題用OC門時是否需外接其它元件?如果需要，此元件應(yīng)如何取值?幾個OC門的輸出端是否允許短接?幾