淺談封裝結(jié)構(gòu)研發(fā)趨勢(shì).doc

淺談封裝結(jié)構(gòu)研發(fā)趨勢(shì)淺談封裝結(jié)構(gòu)研發(fā)趨勢(shì) $ h$ T$ r( l9 I5 r7 , / i# s F f) m一、前 言 + h E3 n lS7 U6 p雖然目前的封裝量產(chǎn)主體仍以DIP、SOP/TSOP、QFP/TQFP與BGA等傳統(tǒng)封裝為主。然為滿足產(chǎn)品輕、薄、短、小與系統(tǒng)初步整合的需求，各樣式的封裝結(jié)構(gòu)推陳出新。其中能符合輕薄短小與高密度要求的晶圓級(jí)封裝（wafer level packaging，WLP）與3D封裝漸漸受到重視。無論晶圓級(jí)封裝或3D封裝，其結(jié)構(gòu)型態(tài)經(jīng)常需因客戶端之要求而有所變化。如何增強(qiáng)研發(fā)能力以縮減封裝開發(fā)流程并提高結(jié)構(gòu)體之長(zhǎng)時(shí)可靠度與提高組裝良率以面對(duì)Time-to-Market的要求，對(duì)國(guó)內(nèi)大多數(shù)以代工為主的封裝廠而言不啻是一項(xiàng)嚴(yán)苛的挑戰(zhàn)。然而WLP推行多年至今，各廠家所提出多種的晶圓級(jí)封裝結(jié)構(gòu)中，其封裝與組裝良率仍待提升，且應(yīng)用在較大尺寸之產(chǎn)品如128MB DRAM的長(zhǎng)時(shí)可靠度不良，及相關(guān)的測(cè)試如、低成本之wafer level probing與burn-in技術(shù)仍待解決為其于應(yīng)用上的主要障礙。3D封裝為SIP（system in packaging）的一種，其應(yīng)用除電子封裝外亦可用于光電、微機(jī)電（MEMS）與RF封裝等。3D封裝結(jié)構(gòu)雖可有效率的縮減封裝面積并可將系統(tǒng)作一初步之整合，然其與平面式MCM（Multi-Chip Module）相同的需面對(duì)組裝良率的挑戰(zhàn)。其系統(tǒng)組合良率將隨著整合組件數(shù)目的增加而快速下降。 如何增進(jìn)組合良率及其可重工性為3D封裝之重要課題。本文將對(duì)3D與WLP封裝的發(fā)展做一概述。# l( y* q/ j3 0 w+ K$ I6 Ld$ h/ n6 X# E% U7 v% a4 $ L6 P) W |/ N5 n/ w m; 9 二、3D封裝/ R+ X* v/ c. I+ H% ; o/ % j, o0 x# . r3D 封裝有其結(jié)構(gòu)上的優(yōu)點(diǎn)，如其可將4顆128MB DRAM封裝在一起即可成為一顆512MB DRAM，同理、4顆256MB DRAM亦可封裝成一顆1GB DRAM。這種新一代之封裝結(jié)構(gòu)于實(shí)際應(yīng)用上有其不可忽視之利基，國(guó)內(nèi)廠家如南茂科技與盛開科技已有相關(guān)產(chǎn)品量產(chǎn)。此外、3D封裝亦可將不同型態(tài)之芯片與MEMS、光學(xué)及RF組件結(jié)合在一起以增高其封裝效率與電性/感測(cè)特質(zhì)。3D 封裝之范例如Sharp 將一顆16-MB Flash Memory與一顆2-MB SRAM 以堆棧方式封裝成一顆CSP（Chip Scale Packaging）、NEC與3D-Plus的3M內(nèi)存模塊、Irvine Sensors的3D 封裝結(jié)構(gòu)(圖一)、Staktek Co. 的堆棧式封裝制程與高速緩存模塊（圖二）、Intel的Stacked CSP BGA（圖三）及南韓LG半導(dǎo)體廠亦以堆棧法將兩顆64-MB DRAM封裝成一顆具128-MB 功能的封裝體。于未來電子相關(guān)產(chǎn)品與電子封裝結(jié)構(gòu)的趨勢(shì)觀來，結(jié)合芯片尺寸封裝、 覆晶與晶圓級(jí)封裝的新一代3D封裝技術(shù)之實(shí)用性已快速提升。8 y E! Y9 z8 n) 8 K* u4 F% O; B# O% D# C7 V A! T) W3D封裝一般可分為下列六種基本型態(tài)，(1)于個(gè)別封裝完成后再進(jìn)行堆棧，其中Staktek Co.為其代表(如圖二)，(2)以焊線接合方式，其中Sharp、Fujitsu與Intel皆有相關(guān)產(chǎn)品（如圖三），(3)以錫球形式進(jìn)行堆棧（如圖四），(4)Silicon-on-Silicon之接合型態(tài)，如以wafer bonding方式接合之封裝，(5)以軟板型態(tài)折疊而成之3D封裝，與（6）混合型態(tài)，如焊線與錫球混合、3D與平面式MCM結(jié)合而成的SIP等。3D封裝雖可有效的縮減封裝面積與進(jìn)行系統(tǒng)的初步整合，然其結(jié)構(gòu)較復(fù)雜且散熱設(shè)計(jì)、電性特性、翹曲度及可靠度控制與組合良率等皆比單一芯片封裝更具挑戰(zhàn)度。就目前所采用的結(jié)構(gòu)觀之，大多數(shù)的3D封裝皆不具可重工性。為提升組合良率，KGD（known good die）的要求將很難避免。對(duì)3D封裝而言如何增進(jìn)其可重工性實(shí)為一重要且待積極改善的課題。目前國(guó)內(nèi)大多數(shù)之3D封裝皆采焊線連接式，將兩個(gè)芯片上下堆棧后以SOP或BGA方式封裝為主，兩個(gè)芯片以上的3D封裝在國(guó)內(nèi)上尚不多見。3 i1 p# j9 L# L5 A. T9 K) c4 m: I; j- * l; d, q1 S2 e三、晶圓級(jí)封裝( f k5 _, n7 N/ a0 d/ L9 D/ S* i, W* k% x0 q P/ qL自美國(guó)Sandia實(shí)驗(yàn)室發(fā)表其第一顆晶圓級(jí)封裝（miniBGA，圖五）至今已近十年。晶圓級(jí)封裝種類繁多不勝枚舉，如ShellCase的ShellOP ShellBGA、Fujitsu的SuperCSP、FCT的UltraCSP、ChipScale Inc. 的MSMT & MGA與Tessera的WLCSP等。WLP與常見的覆晶封裝（Flip Chip）主要的不同在于其緩沖層之設(shè)計(jì)與不需充填底膠(Underfill)。因少了underfill的保護(hù)，若結(jié)構(gòu)設(shè)計(jì)不佳則WLP封裝會(huì)因?yàn)樾酒c基板間的熱膨脹量不匹配而導(dǎo)致過高之熱應(yīng)力/應(yīng)變而提早破壞。因此晶圓級(jí)封裝最主要的設(shè)計(jì)概念之一就是借著適當(dāng)?shù)慕Y(jié)構(gòu)緩沖層及錫球幾何控制與布置之設(shè)計(jì)，來降低層間熱應(yīng)力/應(yīng)變以增加緩沖層、線路與錫球之可靠度。9 d$ k* 4 q: v( X# K+ N8 F s4 w: k/ Y B. 2 ?6 F% c; c由已知的結(jié)構(gòu)觀之，SuperCSP利用保護(hù)層(Encapsulant)以及銅柱(Copper post)來減小因熱膨脹系數(shù)差異而造成的熱應(yīng)力/應(yīng)變，以增加此晶圓級(jí)封裝結(jié)構(gòu)的可靠度。UltraCSP與ShellCase的晶圓級(jí)封裝皆不具有較佳的應(yīng)力緩沖層。以上三種結(jié)構(gòu)雖具有降低熱應(yīng)力/應(yīng)變之緩沖層設(shè)計(jì)但并不完整，因此當(dāng)封裝體具有較大DNP (Distance from Neutral Point) 時(shí)，將面臨長(zhǎng)時(shí)可靠度之考驗(yàn)。Tessera的晶圓級(jí)封裝結(jié)構(gòu)，雖其應(yīng)力緩沖層結(jié)構(gòu)甚佳但制程困難。綜合近年來的晶圓級(jí)封裝發(fā)展趨勢(shì)而論，盡管有相當(dāng)多之封裝結(jié)構(gòu)提出，然而就其所提供的測(cè)試環(huán)境與數(shù)據(jù)看來，WLP于大尺寸（如、10mm X 10mm）的封裝上，其可靠度仍無法于 -55oC 125 oC或-40oC 125 oC的加速熱循環(huán)測(cè)試（ATCT）環(huán)境下通過1000循環(huán)的考驗(yàn)。WLP至今仍尚未普及，其最大的障礙之一在于無法提高其于大DNP時(shí)之結(jié)構(gòu)可靠度。如何增進(jìn)晶圓級(jí)封裝結(jié)構(gòu)之長(zhǎng)時(shí)可靠度以符合應(yīng)用面之要求有進(jìn)一步深入探討之必要。- Z RK G$ k6 n$ G+ l# o- d- z5 V1 q$ 覆晶結(jié)構(gòu)因?yàn)橛兄鴘nderfill的保護(hù)因此其并無太大可靠度上的問題，其結(jié)構(gòu)著重于已發(fā)展相當(dāng)成熟的UBM、redistribution與bumping制程。Underfill雖可提高覆晶封裝之可靠度，但亦造成其結(jié)構(gòu)的不可重工性。對(duì)RF封裝而言，underfill將會(huì)降低其效能。前面提過WLP與覆晶結(jié)構(gòu)最大的不同點(diǎn)在于緩沖層與錫球等結(jié)構(gòu)的設(shè)計(jì)。封裝體之長(zhǎng)時(shí)可靠度與其結(jié)構(gòu)組成、各組件之幾何尺寸、材料特性、錫球布置、墊片開口與開口型態(tài)（SMD 或NSMD）等設(shè)計(jì)參數(shù)相關(guān)。晶圓級(jí)與3D封裝之I/O布置、錫球型態(tài)、間距與尺寸經(jīng)常因客戶端的需求而變更設(shè)計(jì)。若以DOE（Design on Experiment）的方式進(jìn)行晶圓級(jí)/3D封裝設(shè)計(jì)，因設(shè)計(jì)參數(shù)組合繁多則大量的試片制造勢(shì)難避免，且DOE經(jīng)常需經(jīng)歷數(shù)個(gè)巡回才可訂出較佳規(guī)格。另、芯片之取得、實(shí)驗(yàn)載具制造、光罩、測(cè)試板與TC（Thermal Cycling）測(cè)試等，都將耗費(fèi)大量的時(shí)間與研發(fā)經(jīng)費(fèi)。以DOE進(jìn)行新型封裝開發(fā)的方式或許以技轉(zhuǎn)為目標(biāo)的Flip Chip Technologies （KS） 與Tessera等公司可以為之，國(guó)內(nèi)的大多封裝廠皆無法為了某一種特定的晶圓級(jí)封裝而從事如此龐大之研發(fā)。從研發(fā)的角度看來DOE總予人一種土法煉鋼的感覺，經(jīng)常從試片中看到了一些破壞現(xiàn)象卻不知其物理行為與原因?yàn)楹?，為了解決此一現(xiàn)象于是又制造了另一批改良試片再試誤一次。按過去美國(guó)Motorola的經(jīng)驗(yàn)，以DOE進(jìn)行手機(jī)開發(fā)至少需耗時(shí)兩年才可完成，如此將無法滿足time-to-market的需求。以仿真分析方式深入了解結(jié)構(gòu)于各種環(huán)境下之物理行為以進(jìn)行設(shè)計(jì)改良，并于設(shè)計(jì)參數(shù)選定后再搭配測(cè)試實(shí)驗(yàn)進(jìn)行驗(yàn)證為目前世界級(jí)各大廠研發(fā)之主流。然分析所采用之方法、流程、結(jié)果判讀及其誤差與可信度與研發(fā)人員之專長(zhǎng)是否相符及其素質(zhì)息息相關(guān)。研發(fā)人員是否可適任此一研發(fā)主流不可不慎思。 s+ y: / f# a0 X* L 9 m% ) T% C0 T5 7 L許多類型的廠家如半導(dǎo)體廠、bumping house與封裝廠等皆可從事WLP的制造。國(guó)內(nèi)許多以bumping制程為主的廠家若欲從事WLP的自我研發(fā)，則必須引進(jìn)有觀念與有經(jīng)驗(yàn)的力學(xué)專才以禰補(bǔ)bumping制程與WLP之間的研究人力空隙。如此才有機(jī)會(huì)克服結(jié)構(gòu)可靠度的問題與縮短開發(fā)時(shí)程。許多廠家花了大量的人力、金錢與時(shí)間以類DOE的方式進(jìn)行WLP的開發(fā)，其開發(fā)出來的結(jié)構(gòu)有形而無神，產(chǎn)品的外觀相當(dāng)吸引人但依舊無法跨過可靠度測(cè)試與良率的鴻溝，至為可惜。就自我開發(fā)的WLP而言（技轉(zhuǎn)除外），世界各大廠的研發(fā)團(tuán)對(duì)都尚無法完全克服的問題，我們?nèi)绻J(rèn)為可以達(dá)成，那么一定有些擊敗他們的理由，執(zhí)行計(jì)畫前自我的認(rèn)知是否充足值得深思。8 x! Z) U5 W/ P! c, X# 1 $ i9 k Y* 9 b2 EWLP至今除可靠度外尚有一亟待解決的測(cè)試技術(shù)障礙，也就是burn-in測(cè)試。一般而言WLP的錫球直徑大約在400mm左右，各顆錫球間的高低差可高達(dá)數(shù)十mm，這個(gè)值遠(yuǎn)高過覆晶結(jié)構(gòu)的錫球高低差。由于成本競(jìng)爭(zhēng)上的考量，WLP的burn-in大多舍棄socket型態(tài)的測(cè)試而改采用wafer level burn-in型式。目前所推出的wafer level burn-in結(jié)構(gòu)多采垂直式探針，這種型式的測(cè)試方法于錫球不平整的情況下顯然有些錫球會(huì)先接觸到探針，如此將造成過大的局部受力而導(dǎo)致芯片組件的破壞。此類型的探針結(jié)構(gòu)是否可于不平整的錫球高低情況下退縮數(shù)十mm而不造成某些錫球與墊片承受過大應(yīng)力，值得探討。就測(cè)試的角度觀之，WLP的錫球體積控制必須相當(dāng)精準(zhǔn)以避免于測(cè)試時(shí)造成不必要的破壞。一般而言、probe card能overdrive多少，除了與probe card本體結(jié)構(gòu)相關(guān)外亦與受測(cè)之封裝結(jié)構(gòu)的局部區(qū)域能承受多少力量有關(guān)。影響到力量的參數(shù)如探針強(qiáng)度、probe card的基板強(qiáng)度與緩沖機(jī)制、WLP的錫球及墊片大小、緩沖層材質(zhì)/厚度與芯片厚度等。同一片測(cè)試卡于測(cè)試不同封裝結(jié)構(gòu)或錫球/墊片大小時(shí)都必須經(jīng)過力量的估算以免造成意想不到的芯片破壞。有些微裂紋或許初期不易測(cè)出，但已埋下曰后加速破壞的因子。Wafer level burn-in仍有許多亟待改善之處，其技術(shù)門檻相當(dāng)?shù)母撸麖氖麓艘划a(chǎn)品開發(fā)的廠家應(yīng)仔細(xì)評(píng)估自己的制程與研發(fā)團(tuán)隊(duì)是否足以勝任與真正的了解其技術(shù)障礙何在。 WLP于小尺寸芯片（如、6mm X 6mm以下）及不要求burn-in的產(chǎn)品應(yīng)用上仍占有極大的制造成本與尺寸優(yōu)勢(shì)。因其擁有不需要underfill保護(hù)的特性，因此具有極佳的可重工性。若將其應(yīng)用于MCM、3D封裝、MEMS與光電翟畸合系統(tǒng)上，不但可縮減尺寸亦可解決系統(tǒng)不可重工性的問題。3 X# Y$ D+ A9 n1 i3 e% H8 _, l3 - n1 z! X四、結(jié)語- D# i6 B# j* Y9 I2 E: P1 g( k R- ( d% J+ z晶圓級(jí)與3D封裝于未來所扮演之角色曰益重要。因其標(biāo)準(zhǔn)尚未建立（如球距），許多參數(shù)需自己決定。一般而言、除了內(nèi)存型態(tài)的產(chǎn)品，其它產(chǎn)品的結(jié)構(gòu)型態(tài)經(jīng)常需因客戶端之要求而有所變化，此一特質(zhì)需要較成熟的研發(fā)團(tuán)對(duì)才可順利因應(yīng)。然若仍以純DOE之方式進(jìn)行封裝設(shè)計(jì)將無法面對(duì)Time-to-Market的要求，亦無法有效掌握最佳的設(shè)計(jì)參數(shù)，最后將喪失競(jìng)爭(zhēng)性或無法達(dá)成客戶要求而落寞退出。以分析設(shè)計(jì)方式進(jìn)行快速與精準(zhǔn)的產(chǎn)品開發(fā)實(shí)有其必要性。然值得