基于FPGA的lcd字符顯示電子鐘設(shè)計(jì)

信息工程學(xué)院電子信息系專(zhuān)業(yè)實(shí)訓(xùn)報(bào)告基于FPGA的lcd字符顯示電子鐘設(shè)計(jì) 專(zhuān)業(yè)班級(jí)： 學(xué)號(hào)： 姓名： 指導(dǎo)教師： 基于FPGA的lcd字符顯示電子鐘設(shè)計(jì)1.實(shí)訓(xùn)目的： 1.1了解Spartan-3E開(kāi)發(fā)板。 1.2掌握LCD的構(gòu)成、原理與設(shè)計(jì)方法。 1.3掌握使用verilog HDL語(yǔ)言。 1.4了解FPGA的知識(shí)點(diǎn)和技術(shù)操作。 1.5熟悉ISE開(kāi)發(fā)環(huán)境，掌握工程建立。2.實(shí)訓(xùn)時(shí)間、地點(diǎn)： 2.1時(shí)間：2014年6月15日2014年6月29日 2.2地點(diǎn)：內(nèi)蒙古科技大學(xué)FPGA技術(shù)應(yīng)用實(shí)驗(yàn)室3. 實(shí)訓(xùn)內(nèi)容 3.1選題背景 本節(jié)將從FPGA嵌入式應(yīng)用開(kāi)發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過(guò)對(duì)該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設(shè)計(jì)數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)的必要性。3.2 FPGA簡(jiǎn)介 3.2.1 FPGA概述FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array）的簡(jiǎn)稱(chēng)，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡(jiǎn)稱(chēng)，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱(chēng)為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡(jiǎn)單的74電路。它如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用CPLA/FPGA開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使得CPLA/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語(yǔ)言HDL的進(jìn)步。 3.2.2 FPGA系統(tǒng)設(shè)計(jì)流程一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是TOP DOWN（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖2-2所示。系統(tǒng)劃分編譯器代碼級(jí)功能仿真綜合器適配前時(shí)序仿真適配器CPLD/FPGA實(shí)現(xiàn)適配后仿真模型適配后時(shí)序仿真適配報(bào)告ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入仿真綜合庫(kù)器件編程文件圖2-2 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程流程說(shuō)明：1.工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。2.輸入VHDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。3.將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。4.進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。5.利用綜合器對(duì)VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持下才能完成。6.利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一步驟。7.利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。8.在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。最后將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。 3.3 基于spartan 3e 開(kāi)發(fā)板的lcd1602原理 LCD1602，根據(jù)名稱(chēng)可以知道，就是能顯示2行，每行16個(gè)字符的液晶，只能顯示字母，數(shù)字和符號(hào)等字符，不能顯示漢字，圖片。如下圖：實(shí)驗(yàn)板顯著的特征是2線16字符液晶顯示器LCD。盡管LCD支持8位的數(shù)據(jù)接口，為了與其它的XILINX的開(kāi)發(fā)板保持兼容并且盡可能減少針腳數(shù)，F(xiàn)PGA僅通過(guò)4位的數(shù)據(jù)接口線控制LCD，如圖Spartan 3e控制器有三個(gè)內(nèi)部存儲(chǔ)空間，每個(gè)都有專(zhuān)門(mén)用途。送數(shù)據(jù)給這些空間之前必須初始化。(1) DD RAM 顯示數(shù)據(jù)RAM 存儲(chǔ)字符編碼(2) CG ROM 字符產(chǎn)生器ROM 包括每個(gè)事先定好的字符的字體位圖(3) CG RAM 字符產(chǎn)生器RAM 提供空間給八位的自定義字符位圖附圖：8位自定義字符圖 3.4verilog HDL語(yǔ)言程序的編寫(xiě)（1）程序開(kāi)頭編寫(xiě)，定義module lcd(clk_50,lcd_data,lcd_rw,lcd_rs,lcd_en,rst);input clk_50,rst;output 3:0 lcd_data;output lcd_rw,lcd_rs,lcd_en;reg 3:0 lcd_data;reg lcd_rs;reg lcd_en;reg clk_1k=1b0;reg 20:0 counter=0;reg 10:0 counter1=0;reg 24:0 count;reg 3:0 state;reg 24:0 speed;reg 5:0j=0;reg 5:0k=0;reg 5:0num=0;assign lcd_rw=0;（2） LCD字符顯示第一行位置設(shè)置 0x80 19:begin lcd_data=4h8; lcd_rs=1b0; lcd_en=1b1; end 21:begin lcd_data=4h0; lcd_rs=1b0; lcd_en=1b1; End （3）初始化語(yǔ)句，寫(xiě)入數(shù)據(jù)“Hello Everyone” 23:begin lcd_data=4h5; lcd_rs=1b1; lcd_en=1b1; end 25:begin lcd_data=4h4; lcd_rs=1b1; lcd_en=1b1; end 27:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 29:begin lcd_data=4h8; lcd_rs=1b1; lcd_en=1b1; end 31:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 33:begin lcd_data=4h5; lcd_rs=1b1; lcd_en=1b1; end 35:begin lcd_data=4h2; lcd_rs=1b1; lcd_en=1b1; end 37:begin lcd_data=4h0; lcd_rs=1b1; lcd_en=1b1; end 39:begin lcd_data=4h5; lcd_rs=1b1; lcd_en=1b1; end 41:begin lcd_data=4h4; lcd_rs=1b1; lcd_en=1b1; end 43:begin lcd_data=4h7; lcd_rs=1b1; lcd_en=1b1; end 45:begin lcd_data=4h2; lcd_rs=1b1; lcd_en=1b1; end 47:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 49:begin lcd_data=4h1; lcd_rs=1b1; lcd_en=1b1; end 51:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 53:begin lcd_data=4he; lcd_rs=1b1; lcd_en=1b1; end 55:begin lcd_data=4h7; lcd_rs=1b1; lcd_en=1b1; end 57:begin lcd_data=4h3; lcd_rs=1b1; lcd_en=1b1; end 59:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 61:begin lcd_data=4hd; lcd_rs=1b1; lcd_en=1b1; end 63:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 65:begin lcd_data=4h9; lcd_rs=1b1; lcd_en=1b1; end 67:begin lcd_data=4h7; lcd_rs=1b1; lcd_en=1b1; end 69:begin lcd_data=4h3; lcd_rs=1b1; lcd_en=1b1; end 71:begin lcd_data=4h7; lcd_rs=1b1; lcd_en=1b1; end 73:begin lcd_data=4h3; lcd_rs=1b1; lcd_en=1b1; end 75:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 77:begin lcd_data=4h9; lcd_rs=1b1; lcd_en=1b1; end 79:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 81:begin lcd_data=4hf; lcd_rs=1b1; lcd_en=1b1; end 83:begin lcd_data=4h6; lcd_rs=1b1; lcd_en=1b1; end 85:begin lcd_data=4he; lcd_rs=1b1; lcd_en=1b1; end （4）更改lcd顯示地址到第二行，寫(xiě)入指令時(shí)RS=0寫(xiě)入數(shù)據(jù)時(shí)RS=1。 87:begin lcd_data=4hc; lcd_rs=1b0; lcd_en=1b1; end 89:begin lcd_data=4h0; lcd_rs=1b0; lcd_en=1b1; end （5）開(kāi)始輸出時(shí)鐘，數(shù)據(jù)顯示執(zhí)行，完成第一行后進(jìn)行時(shí)鐘不斷更新。 default:lcd_en=1b0; endcase end else counter1=86; end 3.2設(shè)計(jì)內(nèi)容及思路開(kāi)始 Lcd初始化延時(shí)設(shè)置第一行顯示位置設(shè)置第一行顯示內(nèi)容顯示第一行內(nèi)容設(shè)置第二行顯示位置設(shè)置時(shí)鐘顯示時(shí)鐘內(nèi)容實(shí)訓(xùn)總結(jié)：為期兩周的實(shí)訓(xùn)結(jié)束了，在這兩周中我受益匪。我順利完成了LCD字符顯示，電子鐘的實(shí)現(xiàn)。掌握FPGA大規(guī)模集成電路相關(guān)技術(shù)是電子信息類(lèi)專(zhuān)業(yè)學(xué)生，工程技術(shù)人員所必備的基本能力和技能。 經(jīng)過(guò)完善，模擬運(yùn)行后下載到實(shí)驗(yàn)箱上進(jìn)行實(shí)際運(yùn)行。這雖然只是一次實(shí)訓(xùn),但我們卻獲得了很多,這個(gè)軟件我們接觸不久，應(yīng)用的不是很熟練，實(shí)驗(yàn)中間遇到了種種的困難，可是我們通過(guò)自己的努力，圖書(shū)館和互聯(lián)網(wǎng)查閱相關(guān)資料，一步步慢慢的去解決，最后實(shí)驗(yàn)成功了。這次實(shí)驗(yàn)后我更懂的了一個(gè)道理,就是做什么事情自己必須提前準(zhǔn)備 ,提前思考,這讓我的動(dòng)手能力得到了提高。我還希望下次還有這樣的機(jī)會(huì)來(lái)鍛煉自己。在這次實(shí)訓(xùn)中，我的專(zhuān)業(yè)知識(shí)水平也取得一定的進(jìn)步。然后我要感謝我的同學(xué)們，在我制作報(bào)告的過(guò)程中同學(xué)們?yōu)槲姨岢隽藢氋F的意見(jiàn)，而且對(duì)于我不會(huì)的地方幫我演示，使我的報(bào)告得以順利的完成，而且在我對(duì)程序有不明白的地方時(shí)耐心地為我講解，所以我真誠(chéng)的對(duì)他們表示感謝。參考文獻(xiàn)：1 楊剛，龍海燕.現(xiàn)代電子技術(shù)VHDL與數(shù)字系統(tǒng)設(shè)