ModelSim仿真軟件使用.doc

- 3 -實(shí)驗(yàn)二 modelsim仿真軟件使用1.實(shí)驗(yàn)?zāi)康?1)熟悉ModelSim軟件使用環(huán)境(2)掌握Testbench測(cè)試程序框架的編寫(3)掌握Testbench基本激勵(lì)產(chǎn)生方法和輸出結(jié)果觀察方法。2.實(shí)驗(yàn)內(nèi)容設(shè)計(jì)底層DUT單元：移位寄存器，功能同74LS164，輸入端口為clock、reset、load、sel，datain輸出端口為dataout，其并行輸入輸出數(shù)據(jù)寬度均為8比特。設(shè)計(jì)verilog testbench代碼，實(shí)現(xiàn)對(duì)移位寄存器的功能進(jìn)行測(cè)試，要求測(cè)試移位寄存器的置位，左移，右移等功能。3.實(shí)驗(yàn)步驟1)啟動(dòng)modelsim軟件在modelsim中選擇File- Change Directory,在彈出的Choose folder對(duì)話框中設(shè)置目錄路徑為d:/testbenchexp。2)建立工程在modelsim中建立project,選擇File -New-Project.在Project Name欄中填寫項(xiàng)目名稱，和頂層文件名字一致。Project Location是工作目錄，可通過(guò)Brose按鈕來(lái)選擇或改變。Ddfault Library Name采用工具默認(rèn)的work。Workspace窗口的library中就會(huì)出現(xiàn)work庫(kù)。3)為工程添加文件工程建立后,選擇Add Exsiting File后，根據(jù)相應(yīng)提示將文件加到該P(yáng)roject中。移位寄存器文件shift_reg.v和測(cè)試激勵(lì)文件stimulus_tb.v,源代碼如下: 測(cè)試激勵(lì)文件 stimulus_tb.v： module stimulus_tb; reg clock,reset,load,sdatain; reg 1:0 sel; reg 7:0 data; wire 7:0 shiftreg; shift_reg DUT1(clock, reset, load, sel, data, sdatain,sh parameter clockPeriod = 10; initial begin #0 clock=1b0; /set the clcok initial value #200 forever clock = #(clockPeriod / 2) clock; end always (negedge clock) begin #2 sdatain=$random %2; end /Absolute Time Stimulus initial begin reset = 1; load = 0; sel = 0; data = 8h7e; #100 reset = 0; #20 load = 1; #20 load = 0; #20 sel = 0; #(clockPeriod * 8) sel=1; #(clockPeriod * 40) $finish; end initial begin /terminal or text editor $timeformat(-9,1,ns,12); $display( Time Clk Rst Ld SftRg Data Sel); $monitor(%t %b %b %b %b %b %b, $realtime, clock, reset, load, shiftreg, data, sel); end endmodule 移位寄存器文件 shift_reg.v： module shift_reg (clock, reset, load, sel, data,sdatain,shiftreg); input clock; input reset; input load; input 1:0 sel; input 7:0 data; input sdatain; output 7:0 shiftreg; reg 7:0 shiftreg; reg sdataout; always (posedge clock) begin if (reset) shiftreg = 0; else if (load) shiftreg = data; else case (sel) 2b00 : shiftreg = shiftreg; 2b01 : shiftreg = shiftreg7:1,sdatain; 2b10 : shiftreg = shiftreg6:0,sdatain; default : shiftreg = shiftreg; endcase end endmodule 4)編譯文件編譯（包括源代碼和庫(kù)文件的編譯）。編譯可點(diǎn)擊Comlile_Comlile All來(lái)完成。 5)裝載文件(1)雙擊libray 中work中的stimulus裝載；(2)點(diǎn)擊simulate start simulation；(3)按右圖設(shè)置,點(diǎn)擊ok。6)開始仿真點(diǎn)擊workspace下的sim,點(diǎn)擊stimulus_tb,選擇add add all sinagles to wave，然后點(diǎn)run