實(shí)用計數(shù)器的VHDL設(shè)計

杭州電子科技大學(xué) EDA 技術(shù)實(shí)驗技術(shù)實(shí)驗 實(shí)驗名稱 計數(shù)器的 VHDL 設(shè)計 學(xué)學(xué) 院院 通信工程通信工程 班班 級級 通信三班通信三班 學(xué)學(xué) 號號 14081331 姓姓 名名 楊海清楊海清 指導(dǎo)教師指導(dǎo)教師 居建林居建林 2016 年年 10 月月 31 日日 實(shí)用計數(shù)器的實(shí)用計數(shù)器的 VHDL 設(shè)計設(shè)計 1 實(shí)驗?zāi)康膶?shí)驗?zāi)康?完成具有異步復(fù)位和同步加載功能十進(jìn)制計數(shù)器和移位寄存器的設(shè)計 十六進(jìn)制 7 段 數(shù)碼顯示譯碼器的設(shè)計實(shí)驗 2 實(shí)驗內(nèi)容實(shí)驗內(nèi)容 根據(jù)所給例子完成具有異步復(fù)位和同步加載功能十進(jìn)制計數(shù)器和移位寄存器的設(shè)計 編寫 相應(yīng)代碼并進(jìn)行仿真 1 十進(jìn)制計數(shù)器的設(shè)計十進(jìn)制計數(shù)器的設(shè)計 代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY CNT10 IS PORT CLK RST EN LOAD IN STD LOGIC DATA IN STD LOGIC VECTOR 3 DOWNTO 0 DOUT OUT STD LOGIC VECTOR 3 DOWNTO 0 COUT OUT STD LOGIC END CNT10 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS CLK RST EN LOAD VARIABLE Q STD LOGIC VECTOR 3 DOWNTO 0 BEGIN IF RST 0 THEN Q OTHERS 0 ELSIF CLK EVENT AND CLK 1 THEN IF EN 1 THEN IF LOAD 0 THEN Q DATA ELSE IF Q 0 END IF END IF END IF END IF IF Q 1001 THEN COUT 1 ELSE COUT 0 END IF DOUT Q END PROCESS END behav 仿真結(jié)果 2 移位寄存器的 移位寄存器的 VHDL 設(shè)計設(shè)計 代碼 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY SHFT IS PORT CLK LOAD IN STD LOGIC QB OUT STD LOGIC DIN IN STD LOGIC VECTOR 7 DOWNTO 0 DOUT OUT STD LOGIC VECTOR 7 DOWNTO 0 END SHFT ARCHITECTURE behav OF SHFT IS SIGNAL REG8 STD LOGIC VECTOR 7 DOWNTO 0 BEGIN PROCESS CLK LOAD BEGIN IF CLK EVENT AND CLK 1 THEN IF LOAD 1 THEN REG8 DIN ELSE REG8 6 DOWNTO 0 REG8 7 DOWNTO 1 END IF END IF END PROCESS QB REG8 0 DOUT 0 ELSIF CLK EVENT AND CLK 1 THEN IF EN 1 THEN IF Q 0 END IF END IF END IF CASE Q IS WHEN 0000 LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SNULL END CASE END PROCESS END 仿真結(jié)果 在每個 CLK 上升沿 輸出數(shù)據(jù)都上升一位 按照 7 段譯碼器 實(shí)現(xiàn)了自動移位和計數(shù)的 功能 四 實(shí)驗總結(jié)四 實(shí)驗總結(jié) 這次實(shí)驗中 我對電路的設(shè)計