數(shù)字定時(shí)器的設(shè)計(jì)與實(shí)現(xiàn).docx

學(xué)術(shù)誠信聲明 本人聲明：所呈交的報(bào)告（含電子版及數(shù)據(jù)文件）是我個(gè)人在導(dǎo)師指導(dǎo)下獨(dú)立進(jìn)行設(shè)計(jì)工作及取得的研究結(jié)果。盡我所知，除了文中特別加以標(biāo)注或致謝中所羅列的內(nèi)容以外，報(bào)告中不包含其他人己經(jīng)發(fā)表或撰寫過的研究結(jié)果，也不包含其它教育機(jī)構(gòu)使用過的材料。與我一同工作的同學(xué)對本研究所做的任何貢獻(xiàn)均己在報(bào)告中做了明確的說明并表示了謝意。報(bào)告資料及實(shí)驗(yàn)數(shù)據(jù)若有不實(shí)之處，本人愿意接受本教學(xué)環(huán)節(jié)“不及格”和“重修或重做”的評分結(jié)論并承擔(dān)相關(guān)一切后果。 本人簽名: 日期： 年 月 日沈陽航空航天大學(xué)課程設(shè)計(jì)任務(wù)書課程設(shè)計(jì)名稱XXXX課程設(shè)計(jì)專業(yè)學(xué)生姓名班級學(xué)號題目名稱起止日期年月日起至年月日止課設(shè)內(nèi)容和要求：參考資料： 教研室審核意見： 教研室主任簽字：指導(dǎo)教師（簽名）年月日學(xué) 生（簽名）年月日課程設(shè)計(jì)總結(jié)：經(jīng)過本次課程設(shè)計(jì)，我學(xué)會(huì)了好多東西，不僅學(xué)會(huì)了新的語言，而且學(xué)會(huì)了計(jì)算機(jī)硬件上的一些東西，我相信這對我以后的發(fā)展和認(rèn)識提供了非常大的幫助，不僅可以從軟件方面去分析東西，還可以從硬件方面分析東西，所以我覺得我的收獲是巨大的。這次課程設(shè)計(jì)是在已學(xué)計(jì)算機(jī)組成原理基礎(chǔ)上進(jìn)行的一次大型實(shí)驗(yàn)，也是對該課程所學(xué)理論知識的深化和提高，能綜合應(yīng)用所學(xué)知識，設(shè)計(jì)與制造出具有較復(fù)雜功能的應(yīng)用系統(tǒng)，并且在實(shí)驗(yàn)的基本技能方面上進(jìn)行了一次全面的訓(xùn)練。通過對數(shù)字定時(shí)器程序的編寫，使我對計(jì)算機(jī)組成原理的基本知識的使用更加熟練，同時(shí)也增加了我對計(jì)算機(jī)組成原理的一些認(rèn)識，培養(yǎng)從資料文獻(xiàn)、科學(xué)實(shí)驗(yàn)中獲得知識的能力，在作業(yè)完成過程中通過和同學(xué)的交流，也增加了合作的技巧，初步培養(yǎng)了我的工程意識和創(chuàng)新能力。通過查閱以下資料也學(xué)到了一些課本上沒有的東西，很多知識從模糊概念到具體的了解，從毫無所知到具體的應(yīng)用，拓寬了自己的知識面，增加了學(xué)好匯編語言的信心。當(dāng)然，也存在了許多的問題，如編寫程序時(shí)沒有注意程序的邏輯性，導(dǎo)致用ModelSim仿真時(shí)出現(xiàn)了內(nèi)存過大，軟件奔潰的問題。在以后的學(xué)習(xí)工作中，我要吸取這次教訓(xùn)，設(shè)計(jì)好每一個(gè)環(huán)節(jié)后再進(jìn)行制作與組裝。最后，感謝老師的辛勤解答。目錄1 總體設(shè)計(jì)方案- 6 -1.1 設(shè)計(jì)原理- 6 -1.2 設(shè)計(jì)思路- 6 -1.3 設(shè)計(jì)環(huán)境- 7 -2詳細(xì)設(shè)計(jì)方案- 8 -2.1 總體模塊設(shè)計(jì)- 8 -2.2 計(jì)時(shí)電路與清零電路模塊設(shè)計(jì)- 8 -2.3 定時(shí)電路模塊設(shè)計(jì)- 10 -2.4 報(bào)時(shí)電路模塊設(shè)計(jì)- 11 -3設(shè)計(jì)仿真- 12 -3.1 清零操作仿真- 12 -3.2 報(bào)時(shí)操作仿真- 12 -參考文獻(xiàn)- 13 -附錄- 14 -程序代碼- 14 -總體電路圖- 17 -計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告第一章 總體設(shè)計(jì)方案1 總體設(shè)計(jì)方案1.1 設(shè)計(jì)原理數(shù)字定時(shí)器是由計(jì)時(shí)電路、定時(shí)電路，清零電路和報(bào)時(shí)電路等幾部分組成的。其中，定時(shí)電路和計(jì)時(shí)電路，將時(shí)間顯示在七段數(shù)碼管上，定時(shí)電路對時(shí)、分提供設(shè)置并儲(chǔ)存；清零電路作用時(shí)，系統(tǒng)的分秒時(shí)同時(shí)歸零。1.2 設(shè)計(jì)思路報(bào)時(shí)電路清零電路計(jì)時(shí)電路定時(shí)電路由于設(shè)計(jì)為數(shù)字定時(shí)器，所以一定會(huì)有脈沖發(fā)送部分，但是由于本次課設(shè)不需要實(shí)際操作，則脈沖發(fā)送部分先不考慮。其次，重點(diǎn)就是計(jì)時(shí)電路，顧名思義，數(shù)字定時(shí)器首先要實(shí)現(xiàn)定時(shí)的功能，包括時(shí)，分，秒的計(jì)時(shí)，分別類似于模24、模60、模60計(jì)數(shù)器的形式，只需要把三個(gè)計(jì)數(shù)器的信號連接起來就可以實(shí)現(xiàn)對時(shí)，分，秒的計(jì)時(shí)功能。在程序中通過3個(gè)8位寄存器來保存時(shí)，分，秒，已達(dá)到輸入輸出。定時(shí)電路也是采用寄存器的方法來保存時(shí)，分，通過改變寄存器的里的數(shù)據(jù)來定時(shí)，然后報(bào)時(shí)電路通過對比定時(shí)電路中的數(shù)據(jù)與計(jì)數(shù)器中的數(shù)據(jù)來達(dá)到準(zhǔn)確報(bào)時(shí)的目的，清零電路，如果清零開關(guān)信號為1，清空所有計(jì)時(shí)電路寄存器中的數(shù)據(jù)，并停止計(jì)時(shí)。（如圖1.2） 圖 1.2- 26 -1.3 設(shè)計(jì)環(huán)境設(shè)計(jì)軟件：Altera公司的綜合性PLD/FPGA開發(fā)軟件Quartus II。仿真軟件：Mentor公司的ModelSim。計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告第二章 詳細(xì)設(shè)計(jì)方案2詳細(xì)設(shè)計(jì)方案2.1 總體模塊設(shè)計(jì)數(shù)字定時(shí)器是由計(jì)時(shí)電路、定時(shí)電路，清零電路和報(bào)時(shí)電路等幾部分組成的。模塊設(shè)計(jì)代碼如下：module x(turn,change,ahour,amin,asec,clk,hour1,min1,k,sec1,stop);input change,turn,stop; output k;output 7:0ahour,amin,asec;reg 7:0ahour,amin,asec;output 7:0hour1,min1,sec1;reg 7:0hour1,min1,sec1；reg counta,countb,fm;input clk;reg minclk,hclk;reg k;2.2 計(jì)時(shí)電路與清零電路模塊設(shè)計(jì)由于信號不能在多個(gè)并發(fā)進(jìn)程中賦值，所以將計(jì)時(shí)電路與清零電路寫在了一起。計(jì)時(shí)電路包括時(shí)，分，秒的計(jì)時(shí)，分別類似于模24、模60、模60計(jì)數(shù)器的形式。所以在代碼實(shí)現(xiàn)的時(shí)候考慮了三種情況：一，出現(xiàn)59的情況與23的情況；二，出現(xiàn)9,19,23,39,49的情況；三，不存在以上的正常情況；模塊代碼如下：always (posedge clk) /秒 begin if(stop=1) begin sec17:0=0; minclk=1; end else if(sec1=8h59) begin sec1=0; minclk=1; end else begin if(sec13:0=9) begin sec13:0=0; sec17:4=sec17:4+1; end else sec13:0=sec13:0+1; minclk=0; end if(stop=1) begin sec17:0=0; minclk=1; end endalways (posedge minclk) /分 begin if(stop=1) begin min17:0=0; hclk=1; end if(min1=8h59) begin min1=0; hclk=1; end else begin if(min13:0=9) begin min13:0=0; min17:4=min17:4+1; end else min13:0=min13:0+1; hclk=0; end if(stop=1) begin min17:0=0; hclk=1; end endalways (posedge hclk) /時(shí) begin if(stop=1) begin hour17:0=0; end if(hour1=8h23) hour1=0; else begin if(hour13:0=9) begin hour13:0=0; hour17:4=hour17:4+1; end else hour13:0=hour13:0+1; end if(stop=1) begin hour17:0=0; end end2.3 定時(shí)電路模塊設(shè)計(jì)定時(shí)電路也是采用寄存器的方法來保存時(shí)，分，通過改變寄存器的里的數(shù)據(jù)來定時(shí)。Turn是用來調(diào)節(jié)時(shí)與分之間的轉(zhuǎn)換，change則改變數(shù)值的的變化。如果Turn在時(shí)位上，則每點(diǎn)一下change則改變時(shí)位加1，知道23再加1則清零；如果Turn在分位上，則每點(diǎn)一下change則改變分位加1，知道59再加1則清零。always (posedge turn) begin fm=fm; endalways begin if(fm) begin counta=change; end else begin countb=change; end end always begin asec=8hzz; endalways (posedge counta) begin if(amin=8h59) amin=0; else begin if(amin3:0=9) begin amin3:0=0; amin7:4=amin7:4+1; end else amin3:0=amin3:0+1; end endalways (posedge countb) if(ahour=8h23) ahour=0; else begin if(ahour3:0=9) begin ahour3:0=0; ahour7:4=ahour7:4+1; end else ahour3:0=ahour3:0+1; end2.4 報(bào)時(shí)電路模塊設(shè)計(jì) 報(bào)時(shí)電路是通過對比定時(shí)電路中的數(shù)據(jù)與計(jì)數(shù)器中的數(shù)據(jù)來達(dá)到準(zhǔn)確報(bào)時(shí)的目的。代碼實(shí)現(xiàn)如下：always if(hour17:0=ahour7:0)&(min17:0=amin7:0&min1!=0)&stop!=1&sec17:0=1) begin k=1; end else begin k=0; end 計(jì)算機(jī)組成原理課程設(shè)計(jì)參考文獻(xiàn)3設(shè)計(jì)仿真3.1 清零操作仿真設(shè)置時(shí)鐘為1分鐘，turn按鍵2次，turn按鍵1次，設(shè)置完成。打開開關(guān)stop開始計(jì)時(shí)，記到3秒時(shí)，關(guān)閉開關(guān)，停止計(jì)時(shí)且hour1,min1,sec1清零。 圖3.13.2 報(bào)時(shí)操作仿真設(shè)置時(shí)鐘為1分鐘，turn按鍵2次，turn按鍵1次，設(shè)置完成。當(dāng)計(jì)時(shí)達(dá)到1分鐘時(shí)，K信號發(fā)出高電平，即發(fā)出響聲，且停止清零。 圖3.2 參考文獻(xiàn)1 李景華. 可編程程邏輯器件與EDA技術(shù)M.北京：東北大學(xué)出版社，2001 2 范延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與EDA設(shè)計(jì)技術(shù)M.北京：北京郵電大學(xué)出版社，20063 王愛英.計(jì)算機(jī)組成與結(jié)構(gòu)(第4版)M.北京：清華大學(xué)出版社，20064 王冠.Verilog HDL與數(shù)字電路設(shè)計(jì)M.北京：機(jī)械工業(yè)出版社，2005 5 白中英.計(jì)算機(jī)組成原理M.科學(xué)出版社出版社，20086 胡越明.計(jì)算機(jī)組成與設(shè)計(jì)M.北京：科學(xué)出版社，2006附錄程序代碼module xxx(turn,change,ahour,amin,asec,clk,hour1,min1,sec1,k,stop);input change,turn,stop;output k;output 7:0ahour,amin,asec;reg 7:0ahour,amin,asec;reg counta,countb,fm;reg start1;input clk;output 7:0hour1,min1,sec1;reg 7:0hour1,min1,sec1;reg minclk,hclk,start2,clr;reg k;always (posedge turn) begin fm=fm; endalways begin if(fm) begin counta=change; end else begin countb=change; end end always begin asec=8hzz; endalways (posedge counta) begin if(amin=8h59) amin=0; else begin if(amin3:0=9) begin amin3:0=0; amin7:4=amin7:4+1; end else amin3:0=amin3:0+1; end endalways (posedge countb) if(ahour=8h23) ahour=0; else begin if(ahour3:0=9) begin ahour3:0=0; ahour7:4=ahour7:4+1; end else ahour3:0=ahour3:0+1; end always (posedge clk) begin if(stop=1) begin sec17:0=0; minclk=1; end else if(sec1=8h59) begin sec1=0; minclk=1; end else begin if(sec13:0=9) begin sec13:0=0; sec17:4=sec17:4+1; end else sec13:0=sec13:0+1; minclk=0; end if(stop=1) begin sec17:0=0; minclk=1; end endalways (posedge minclk) begin if(stop=1) begin min17:0=0; hclk=1; end if(min1=8h59) begin min1=0; hclk=1; end else begin if(min13:0=9) begin min13:0=0; min17:4=min17:4+1; end else min13:0=min13:0+1; hclk=0; end if(stop=1) begin min17:0=0; hclk=1; end endalways (posedge hclk) begin if(stop=1) begin hour17:0=0; end if(hour1=8h23)