UART串口接收模塊設計

小梅哥FPGA設計思想與驗證方法系列視頻教程UART串口接收模塊設計課程目標：實現(xiàn)FPGA接收其他設備通過UART協(xié)議發(fā)送過來的數(shù)據(jù)實驗平臺：芯航線FPGA學習套件核心板、PC機實驗現(xiàn)象：在Quartus II中，使用In system sources and probes editor工具，查看UART接收模塊接收到的數(shù)據(jù)，串口接收到的數(shù)據(jù)由PC機發(fā)出知識點：1、 UART通信協(xié)議工業(yè)環(huán)境下數(shù)據(jù)接收實現(xiàn)2、 In system sources and probes editor（ISSP）調(diào)試工具的使用。芯航線FPGA開發(fā)板板載USB轉TTL電路圖UART發(fā)送端發(fā)送一個字節(jié)數(shù)據(jù)時序圖：對于其中的每一位進行采樣，一般情況下每一位數(shù)據(jù)的中間點是最穩(wěn)定的，因此一般應用中，采集中間時刻時的數(shù)據(jù)即可，如下圖所示：但是在工業(yè)應用中，往往有非常強的電磁干擾，只采樣一次就作為該數(shù)據(jù)的電平判定，是不保險的，有可能恰好采集到被干擾的信號而導致結果出錯，因此需要使用多次采樣求概率的方式進行。以下為改進型的單bit數(shù)據(jù)接收方式示意圖：在這張圖中，將每一位數(shù)據(jù)又平均分成了16小段，對于Bit_x這一位數(shù)據(jù)，考慮到數(shù)據(jù)在剛剛發(fā)生變化和即將發(fā)生變化的這一時期，數(shù)據(jù)極有可能不穩(wěn)定的（用紅色標出的兩段），在這兩個時間段采集數(shù)據(jù)，很有可能得到錯誤的結果，因此這兩段時間的電平無效，采集時直接忽略。而中間這一時間段（用綠色標出），數(shù)據(jù)本身是比較穩(wěn)定的，一般都代表了正確的結果。但是也不排除該段數(shù)據(jù)受強電磁干擾而出現(xiàn)錯誤的電平脈沖，因此對這一段電平，進行多次采樣，并求高低電平發(fā)生的概率，6次采集結果中，取出現(xiàn)次數(shù)多的電平作為采樣結果。例如，采樣6次的結果分別為1/1/1/1/0/1/，則取電平結果為1，若為0/0/1/0/0/0,，則取電平結果為0，當6次采樣結果中1和0各占一半（各3次），則可判斷當前通信線路環(huán)境非常惡劣，數(shù)據(jù)不具有可靠性。串口發(fā)送模塊包含兩個主要組件：1、 起始位檢測進程2、 波特率產(chǎn)生模塊3、 數(shù)據(jù)接收進程串口接收模塊整體結構體串口發(fā)送模塊詳細結構圖波特率時鐘計算：系統(tǒng)時鐘周期為System_clk_period波特率波特率周期波特率分頻計數(shù)值System_clk_period = 20計數(shù)值9600104167ns104167/ System_clk_period/16325-11920052083ns52083/ System_clk_period/16163s26041/ System_clk_period/1681s17361/ System_clk_perio