一種基于Verilog HDL的可重觸發(fā)單穩(wěn)態(tài)電路的實(shí)現(xiàn).doc

一種基于Verilog HDL的可重觸發(fā)單穩(wěn)態(tài)電路的實(shí)現(xiàn)摘 要：具體介紹了單穩(wěn)態(tài)電路的特點(diǎn)及實(shí)現(xiàn)原理，詳細(xì)闡述了用verilog hdl進(jìn)行編寫(xiě)設(shè)計(jì)的過(guò)程，同時(shí)在quartus ii 9.0中新建工程進(jìn)行編譯仿真，給出功能仿真的波形，并將該工程下載到fpga硬件板上，得到的運(yùn)行結(jié)果與功能仿真的結(jié)果相同，驗(yàn)證了該設(shè)計(jì)的正確性。關(guān)鍵詞：?jiǎn)畏€(wěn)態(tài) verilog hdl 仿真1 引言講到單穩(wěn)態(tài)電路，很容易想到54hc123，54hc6538和74ls123等單穩(wěn)態(tài)集成電路。這些集成電路的特點(diǎn)是簡(jiǎn)單、方便，但也存在缺點(diǎn)：(1)專用單穩(wěn)態(tài)集成電路中的寬度定時(shí)元件r、c 是隨溫度、濕度等因素變化而變化的，在對(duì)其進(jìn)行溫度補(bǔ)償時(shí)，調(diào)試過(guò)程相當(dāng)繁瑣，而且電路工作的可靠性也不高；(2)由于它不能在高密度的可編程邏輯器件中實(shí)現(xiàn)，如cpld，fpga等，因此在以大規(guī)?？删幊踢壿嬈骷橹鞯脑O(shè)計(jì)中會(huì)造成元器件數(shù)量增加，可靠性降低。為克服上述缺點(diǎn)，可以用邏輯電路來(lái)搭建純數(shù)字化的單穩(wěn)態(tài)電路。verilog hdl語(yǔ)言是目前應(yīng)用最為廣泛的硬件描述語(yǔ)言，用該語(yǔ)言進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其與工藝性無(wú)關(guān)。這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過(guò)多考慮門(mén)級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。2 可重觸發(fā)單穩(wěn)態(tài)電路的特點(diǎn)單穩(wěn)態(tài)電路只有一個(gè)穩(wěn)定狀態(tài)，觸發(fā)翻轉(zhuǎn)后經(jīng)過(guò)一段時(shí)間會(huì)回到原來(lái)的穩(wěn)定狀態(tài)，一般作固定脈沖寬度整形。單穩(wěn)態(tài)電路的特點(diǎn)如下：(1)穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個(gè)不同的工作狀態(tài)；(2)在外接觸發(fā)脈沖作用下，從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)，在暫穩(wěn)態(tài)維持一段時(shí)間后再自動(dòng)返回穩(wěn)態(tài)；(3)暫穩(wěn)態(tài)維持時(shí)間的長(zhǎng)短取決于電路本身的參數(shù)，與觸發(fā)脈沖的寬度和幅度無(wú)關(guān)?？芍赜|發(fā)是單穩(wěn)態(tài)電路中較常用的一項(xiàng)功能，在工業(yè)控制中，如常用的看門(mén)狗電路，民用系統(tǒng)中，如住宅樓道公共照明系統(tǒng)等，都有很廣泛的應(yīng)用?？芍赜|發(fā)功能是指在單穩(wěn)態(tài)電路被觸發(fā)后，在回到穩(wěn)態(tài)之前仍可以繼續(xù)進(jìn)行觸發(fā)，同時(shí)在此期間輸出端始終保持為暫穩(wěn)態(tài)不變，直到最后一次觸發(fā)t時(shí)間后，才回到穩(wěn)態(tài)。3 單穩(wěn)態(tài)電路設(shè)計(jì)的基本原理這里我們分兩種情況討論：一種是兩個(gè)觸發(fā)脈沖之間的間隔td大于計(jì)數(shù)器計(jì)數(shù)的時(shí)間tc；另一種是tdtc時(shí)，如圖1所示，對(duì)觸發(fā)脈沖進(jìn)行檢測(cè)，當(dāng)檢測(cè)到上升沿時(shí)，輸出進(jìn)入暫穩(wěn)態(tài)，同時(shí)啟動(dòng)計(jì)數(shù)器，由于tdtc，所以計(jì)數(shù)器能夠伴隨系統(tǒng)時(shí)鐘自增到設(shè)定好的值n，此時(shí)立即反饋回一個(gè)信號(hào)將輸出置回穩(wěn)態(tài)，同時(shí)計(jì)數(shù)器清零，等待下一個(gè)觸發(fā)脈沖。tdtc時(shí)：這就是重觸發(fā)的情況，如圖2所示，同樣對(duì)觸發(fā)脈沖進(jìn)行檢測(cè)，當(dāng)檢測(cè)到上升沿時(shí)，輸出進(jìn)入暫穩(wěn)態(tài)，同時(shí)啟動(dòng)計(jì)數(shù)器，由于tdtc，所以計(jì)數(shù)器在計(jì)數(shù)到達(dá)設(shè)定好的值n之前會(huì)再次遇到一個(gè)觸發(fā)脈沖，此時(shí)立即將計(jì)數(shù)器清零，同時(shí)保持暫穩(wěn)態(tài)不變。由以上兩種情況的討論，可以看出在具體實(shí)現(xiàn)時(shí)其實(shí)我們只要遵守這樣一個(gè)原則，即：檢測(cè)到觸發(fā)脈沖后，就將輸出置為暫穩(wěn)態(tài)，同時(shí)對(duì)計(jì)數(shù)器清零并重新開(kāi)始計(jì)數(shù)，若計(jì)數(shù)器溢出則輸出置回穩(wěn)態(tài)，并將計(jì)數(shù)器清零。4 用verilog hdl實(shí)現(xiàn)的具體方法本設(shè)計(jì)中，采用的是自上而下（top-down）的設(shè)計(jì)方法。verilog hdl設(shè)計(jì)的程序是并發(fā)程序，所以在設(shè)計(jì)中要把順序執(zhí)行的思想轉(zhuǎn)變?yōu)椴l(fā)設(shè)計(jì)的思想，另外fpga的內(nèi)部邏輯采用的也是并發(fā)機(jī)制。接下來(lái)我們直接來(lái)看重觸發(fā)是如何實(shí)現(xiàn)的。本設(shè)計(jì)方法采用了兩個(gè)計(jì)數(shù)器使能標(biāo)志flag1和flag2，這兩個(gè)標(biāo)志用來(lái)對(duì)計(jì)數(shù)器和輸出進(jìn)行控制，我們讓flag1=flag2，這樣就相當(dāng)于每次重觸發(fā)時(shí)重新啟動(dòng)了一個(gè)不同的計(jì)數(shù)器使能標(biāo)志，從而實(shí)現(xiàn)可重觸發(fā)的功能。本次設(shè)計(jì)的思路用一個(gè)流程圖表示，如圖3所示。為了對(duì)圖3中使用到三路并行信號(hào)的必要性進(jìn)行說(shuō)明，我們把觸發(fā)脈沖tr分成了奇數(shù)個(gè)和偶數(shù)個(gè)兩種情況來(lái)討論。首先，初始化q1=0，q2=1，q3=1。之前提到過(guò)fpga內(nèi)部邏輯的并發(fā)機(jī)制，因此在圖3中以下進(jìn)程是并發(fā)的：產(chǎn)生計(jì)數(shù)器使能標(biāo)志flag1=flag2的進(jìn)程，產(chǎn)生q1波形的進(jìn)程，產(chǎn)生q2波形的進(jìn)程，產(chǎn)生q3波形的進(jìn)程。當(dāng)tr脈沖個(gè)數(shù)為奇數(shù)個(gè)時(shí)，如圖4所示，在系統(tǒng)時(shí)鐘的上升沿去判斷flag1是否為1。若flag1為1，則q1置1，并啟動(dòng)計(jì)數(shù)器計(jì)數(shù)。當(dāng)計(jì)數(shù)器滿時(shí)，q1變?yōu)?，下一個(gè)系統(tǒng)時(shí)鐘上升沿到來(lái)后，q1又會(huì)被置1，所以會(huì)出現(xiàn)如圖4中q1的波形，這時(shí)候我們?cè)僭O(shè)置一個(gè)q3信號(hào)，這個(gè)信號(hào)只在以flag1為使能信號(hào)的計(jì)數(shù)器滿時(shí)回到穩(wěn)態(tài)，如圖4中的q3波形所示；若flag1為0，則對(duì)計(jì)數(shù)器清零，這時(shí)的flag2為1，因此以flag2為使能信號(hào)的計(jì)數(shù)器會(huì)啟動(dòng)計(jì)數(shù)，q2已初始化為1，所以此時(shí)并沒(méi)有置q2為1的操作。同樣該計(jì)數(shù)器滿時(shí)，q2重新回到0。最后再把q1，q2和q3做與運(yùn)算得到最終的輸出q=q1&q2&q3。當(dāng)tr脈沖個(gè)數(shù)為偶數(shù)個(gè)時(shí)，實(shí)現(xiàn)的方法與tr脈沖為奇數(shù)個(gè)的情況完全相同。只是在兩個(gè)使能標(biāo)志flag1，flag2以及q1和q2的時(shí)序上有些差別，從圖5中可以看出。最終的輸出也是q=q1&q2&q3。因此，我們?cè)趯?shí)際編寫(xiě)代碼進(jìn)行設(shè)計(jì)時(shí)并不需要將兩種情況分開(kāi)寫(xiě)，只要按照其中的一種情況進(jìn)行編寫(xiě)，那么它自然而然地也適用于另一種情況。5 功能仿真結(jié)果圖6中所示的情況是兩個(gè)觸發(fā)脈沖之間的間隔td大于計(jì)數(shù)器計(jì)數(shù)的時(shí)間tc，我們可以看到：輸出q在觸發(fā)脈沖到來(lái)時(shí)進(jìn)行觸發(fā)，進(jìn)入暫穩(wěn)態(tài)，在下一個(gè)觸發(fā)脈沖到達(dá)前，計(jì)數(shù)器已滿，因此q又會(huì)回到穩(wěn)態(tài)，等待下一個(gè)觸發(fā)脈沖。圖7中所示的情況是兩個(gè)觸發(fā)脈沖之間的間隔td小于計(jì)數(shù)器計(jì)數(shù)的時(shí)間tc，我們可以看到它與圖5所不同的是q被觸發(fā)以后，在下一個(gè)脈沖到達(dá)前，計(jì)數(shù)器未滿，因此q在遇到下一個(gè)脈沖時(shí)會(huì)進(jìn)行重觸發(fā)。最后一個(gè)脈沖觸發(fā)以后，計(jì)數(shù)器可以一直計(jì)數(shù)到滿，因此q又會(huì)回到穩(wěn)態(tài)。6 在fpga芯片上運(yùn)行結(jié)果這里我們選擇altera公司的fpga芯片ep2c8q208c8n，用quartus ii 9.0進(jìn)行編譯和綜合，將最終生成的.sof文件下載到硬件板上運(yùn)行的結(jié)果如圖8所示，該結(jié)果與功能仿真的結(jié)果相同，驗(yàn)證了該設(shè)計(jì)的可行性。7 總結(jié)本設(shè)計(jì)中輸出的脈寬可以根據(jù)實(shí)際需要進(jìn)行任意調(diào)整，可實(shí)現(xiàn)重觸發(fā)，另外本設(shè)計(jì)充分利用了verilog hdl高級(jí)語(yǔ)言的特點(diǎn)，采用行為描述的方式，使人較容易理解，在一些較復(fù)雜的設(shè)計(jì)中，可以將本設(shè)計(jì)作為一個(gè)模塊嵌入到自己的設(shè)計(jì)中。參考文獻(xiàn)：1 任孟陽(yáng),李景華.用vhdl語(yǔ)言實(shí)現(xiàn)的單穩(wěn)態(tài)電路j.2002中國(guó)控制與喪策學(xué)術(shù)年會(huì)論文集.2 liu guisheng,lin jiming,fan xiaoming.the designing and implementation of monostable pulse-expanding cir