【Analog layout技藝-match】.doc

我打算寫關(guān)于模擬電路layout的一系列文章。因?yàn)槭堑谝黄?，所以要介紹畫模擬電路版圖時(shí)，都要做的一些準(zhǔn)備工作或者是要問(wèn)的一些問(wèn)題。模擬部分不同于數(shù)字部分，它有時(shí)很抽象，有時(shí)也很死板，有的有很高的頻率，有時(shí)有很大的電流總之就像人的情感，需要很好的控制才能發(fā)揮作用。通常在畫模擬電路之前或者整個(gè)過(guò)程中，你都要不停的問(wèn)和了解比如：這個(gè)電路有什么功能，是做什么用的？它的電流總共有多少？最大電流多大，在哪些節(jié)點(diǎn)之間？什么地方需要有很好的對(duì)稱？什么地方需要有很好的保護(hù)？什么地方需要相互隔開？什么地方可以靠在一起，什么地方不可以？等等，這些問(wèn)題是常要問(wèn)的，要和designer有很好的溝通，了解設(shè)計(jì)的思路和想法這樣才能確保電路生產(chǎn)出來(lái)后，能夠正常運(yùn)行。(當(dāng)前以電路設(shè)計(jì)正確性為前提)match是需要注意的其中之一，為考慮器件的對(duì)稱性。電路中有很多地方需要有很好的對(duì)稱性，以下就是常見(jiàn)的一種：上圖為band-gap電路，器件的對(duì)稱性，直接影響對(duì)電路的好壞，這就是了解了電路，才明白對(duì)稱的意義是什么。對(duì)于對(duì)稱，不僅是在考慮器件之間的對(duì)稱性，還好考慮諸如布線的長(zhǎng)度，走勢(shì)，布局水平還是垂直等等方方面面都有考慮對(duì)稱的必要性。如圖:器件A與器件B有兩條線相連，其中一條net01因有其他器件阻礙，所以要繞道，從而增加線的長(zhǎng)度。從圖中，可以看出，net01和net02有很大的區(qū)別，net01走線長(zhǎng)，還附帶出線上的寄生電容和寄生電阻等不良因素，因此信號(hào)從net01和從net02上傳輸時(shí)，就產(chǎn)生的差異。如果要求信號(hào)同時(shí)到達(dá)，以這種情況看，電路的功能便有可能不能實(shí)現(xiàn)。所以對(duì)稱性是方方面面的，隨時(shí)都應(yīng)留心。CMOS電路中，單個(gè)MOS的特性，取決于單個(gè)晶體管的寬長(zhǎng)比(W/L),比值越大，晶體管的速度就快，反之則慢在生產(chǎn)過(guò)程中，晶片會(huì)在某個(gè)方向上存在差異性，這便導(dǎo)致了晶體管的差異。如圖：A,B兩個(gè)晶體管，只是位置有所變化，寬長(zhǎng)比均為W/L=2/0.5=4假設(shè)在垂直方向有差異-0.05(數(shù)據(jù)均為假設(shè)，是為計(jì)算方便)A情況W=2-1.95L=0.5-0.5W/L=3.9B情況W=2-2L=0.5-0.45W/L=4.444A/B=0.8775于是差異就這樣產(chǎn)生了。電阻的計(jì)算，是1個(gè)Square為多少計(jì)算，常見(jiàn)的如：poly1電阻1square=8-11歐，nwell電阻1square=1K歐如果1個(gè)square邊長(zhǎng)可以選擇5u和10u，對(duì)同一個(gè)制程，同上有垂直方向的差異，5X5的squareerror占總面積的0.05/5=1%,10X10的squareerror占square面積的0.05/10=0.5%所以為了避免或減少這些差異，便對(duì)版圖的設(shè)計(jì)者，提出了挑戰(zhàn)!以下，就是一些方法，供大家參考。一、中心對(duì)稱這是幾種對(duì)稱方式，比如MOSA寬長(zhǎng)比W/L=4/0.6可以畫為2個(gè)W/L=2/0.6MOSB也是如此，然后按上圖排列,就是中心對(duì)稱的基本形式。中心對(duì)稱的基本思想，就是將器件平均分割，依中心位置進(jìn)行排列。下圖是布線進(jìn)行對(duì)稱的示圖:盡量發(fā)現(xiàn)類似的布線，并調(diào)整到平衡的位置。只要細(xì)心發(fā)現(xiàn)，就能看出布局的好與壞，這也就是布局的關(guān)鍵所在。二、組件模塊這一方法，主要針對(duì)于電阻的layout。對(duì)于一組電阻有2K,1K和500，不同的人，就會(huì)有不同的畫法，如圖：之所以會(huì)出現(xiàn)上圖這幾種畫法，原因在于所采用的最小組件不同，變化就產(chǎn)生了。所以關(guān)鍵問(wèn)題，應(yīng)取決于最小組件的選擇。選定最小組件后，再進(jìn)行中心對(duì)稱，達(dá)到合理的布局。在畫電阻時(shí)，我們要考慮到節(jié)點(diǎn)的問(wèn)題，因?yàn)楣?jié)點(diǎn)的存在，無(wú)疑加大了電阻的阻值，這是電路中不想見(jiàn)到的。采用電阻并聯(lián)的特性，將節(jié)點(diǎn)電阻進(jìn)行并聯(lián)，減少了節(jié)點(diǎn)電阻，所以就個(gè)人的眼光看，上圖中D,即考慮了對(duì)稱性，又考慮到節(jié)點(diǎn)電阻的問(wèn)題，是最好的選擇。從考慮節(jié)點(diǎn)電阻來(lái)看，組件的選擇不是最小最好，適用才是最好，主要還是按實(shí)際情況而定。提醒大家的事，一般畫電阻時(shí)，都會(huì)在兩邊或四周畫一些dummy電阻，以保護(hù)內(nèi)部電阻。有問(wèn)題請(qǐng)callnfmao,謝謝