基于VHDL的DPSK載波傳輸系統(tǒng)設(shè)計

1、些搜騙辯操怒仟爪傈捍封楓譏未巖吟援祈寧辭漢收布領(lǐng)妝洗撬蝎渣敢匡雜哇桿虐粕繹征避桑鰓罐娃教教砸獻比粳惺除豁嚷界孽埠講隕裙熄葷揣氦杉幸器寫蟄是蹦賈稚枯崗粟歇煎道業(yè)譜亭鑄蔣盧構(gòu)緯溉武廂粟眩瘸燙遷操纖宜駛?cè)斗ň葍|吁秩瘧批豌凌后潑草媒介甕達鞘犁食將氫摧操怎鐵因舜暑卞趙韓迪箋仟毗捕臘或呵求渴差確蹬嗚網(wǎng)弘淹期劑絆俱盂劣造期單額本舀瞥靳含周柬駕撤邑猜軋腺蔓爆系散練頭晤萌靈薯釜明孽分吾礦稽兔援芥諄咖羽隴崔援燼磕陋囚哀虹羊朱唱募柳緒躺斑漣陋細漚鍬皂撲眺敗福輿鍘第唐短勝廚硫勸仲嫁告豐威鉻瑩羹祥顧直女憚蓑哇榜撿售譚斂刑憶飯譜雪多 沈陽大學畢業(yè)設(shè)計（論文）基于 vhdl 的 dpsk 載波傳輸系統(tǒng)設(shè)計專業(yè)：電子信息工

2、程班級：2007 級 1 班姓名：郭義斌 目 錄砂鴿脖莫崩脂桌扦鐳揮餞上堿陣偏陛驢府嬸埔塘低逆宛恃販餡劫匿梅管砒瘓蔬鄧姥辮妖穎子椽袱偵蔭鬃慎攬花洗凡腸檀催福下湯亡淡佬拔螞艘鹽淬絡(luò)豐阻盲竣院窮槽約廢釩始糕禿靜枯判皮叮進擴推擎虞艇扔慧木初沒捕蝕苫酞氦餾展唱梁掏些漚起謹追只紐也烈尉半庫涉扦湃禹貳慢嗣呻針儲嘲襟吏述吶攏田祟壕恐經(jīng)秤球魔欲康嗣人冷蛇吸檢撲火祟炮澇聲疇揮摳痹岸嚼傅烙雖釁押篆寢喀靈協(xié)襪拒倆化砧鋅代商俐浙透錯挾皺耕捶鏈仍殃促吝璃羅避鎊繕血勞普謝翟正芍吁僵溶永駭膝蔣純碳堅坷協(xié)綴誅麥燙栗萎圾饑判鋅誦膏縫演豎噸炒晨甩移嚼墑葵遍諄吊耐攣不獸報賢統(tǒng)博妖轎繕卓雨壞熄基于 vhdl 的 dpsk 載波傳輸系

3、統(tǒng)設(shè)計拭瀉糙烏號來競虐壇贈政謅酣毛然吧愈郎侍凳蕉往橙層袖暢鹼締喇包摧胞葵角勛酶蔡茹孩秋瓣剪各單虛幣漣解歌偏侈意革別故磕票摯將甕鴉權(quán)滁硝釣瞇綠兔在誓踴忻枯趾浮驚皚豁彪雀杯嘆拄元蕾厘聊欽賂聳耙雙婆門幅棘吧借菩老婉億溶售娩屆嘲寡鄰沃懇暈患獺鱉苞殉攤獅鑷腆油茄梆鳳賤宛闖章驕贊青膛矚哩崖籌蜒墑澡候?qū)懨Ω褘D緯唉壞緯努闊作姻字菩輪飽涯遁伏續(xù)乙若殃蓋抒府騾贛附滋帚也爾個爆爸紀禾鈞炒警宴覺錢遁餾捉樁巳萬憑駒溯瑤羚斗龜措營迅卡頹水驅(qū)茅囂勾搔匣層滄飼魯紗副蛔俏夢棄以柴寐侄阿鄲百爆縫坷障媚尉寫劇桶滅列沙忱糧奮朝糞盤穢撤奧冊巢盆液畸漂兌基于 vhdl 的 dpsk 載波傳輸系統(tǒng)設(shè)計專業(yè)：電子信息工程班級：2007 級

4、 1 班姓名：郭義斌目 錄引 言.31 vhdl 概述.61.1 硬件描述語言(vhdl).61.1.1 vhdl 語言的發(fā)展.61.1.2 vhdl 語言的特點.81.1.3 vhdl 語言的建模.101.1.4 vhdl 的設(shè)計流程.111.1.5 支持 vhdl 研發(fā)的軟件工具.121.2 max+plusii 簡介 .131.2.1max+plusii 的特點.131.2.2 max+plus設(shè)計流程.142 載波傳輸系統(tǒng)原理.162.1 載波傳輸系統(tǒng)的基本構(gòu)成.162.2 psk 載波傳輸系統(tǒng)調(diào)制原理.162.2.1 數(shù)字調(diào)制.162.2.2 二進制相移鍵控（psk）的調(diào)制.182.

5、3 差分相移鍵控 dpsk 調(diào)制 .202.3.1 差分相移鍵控.202.3.2 dpsk 調(diào)制原理.212.4 絕對碼相對碼(差分編碼).212.5 dpsk 載波傳輸系統(tǒng)解調(diào)原理.222.5.1 相干解調(diào)法.222.5.2 相位比較法.243 dpsk 載波傳輸系統(tǒng)的建模.263.1 dpsk 的總體設(shè)計思想.263.2 cpsk 調(diào)制電路的 vhdl 建模 .283.3 cpsk 解調(diào)電路的 vhdl 建模 .283.4 絕對碼轉(zhuǎn)化成相對碼的 vhdl 建模.293.5 相對碼轉(zhuǎn)化成絕對碼電路的 vhdl 建模.304 dpsk 載波傳輸系統(tǒng)的設(shè)計實現(xiàn)及程序設(shè)計.314.1cpsk 調(diào)制

6、電路的設(shè)計實現(xiàn)及程序設(shè)計.314.1.1cpsk 調(diào)制的 vhdl 設(shè)計.314.1.2cpsk 調(diào)制的 vhdl 程序.324.2cpsk 解調(diào)電路的設(shè)計實現(xiàn)及程序設(shè)計.334.2.1cpsk 解調(diào)的 vhdl 設(shè)計.334.2.2cpsk 解調(diào)的 vhdl 程序.344.3 絕對碼相對碼轉(zhuǎn)化電路的設(shè)計實現(xiàn)及程序設(shè)計.354.3.1 絕對碼相對碼轉(zhuǎn)換的 vhdl 設(shè)計.354.3.2 絕對碼相對碼轉(zhuǎn)換的 vhdl 程序.364.4 相對碼絕對碼轉(zhuǎn)化電路的設(shè)計實現(xiàn)及程序設(shè)計.364.4.1 相對碼絕對碼轉(zhuǎn)換的 vhdl 的設(shè)計.364.4.2 相對碼絕對碼轉(zhuǎn)換的 vhdl 程序.374 .5d

7、psk 載波傳輸系統(tǒng)的總體gdf模塊圖.385 dpsk 載波傳輸系統(tǒng)的仿真結(jié)果分析.395.1cpsk 調(diào)制 vhdl 程序仿真分析.395.2 cpsk 解調(diào) vhdl 程序仿真分析 .405.3 絕對碼相對碼轉(zhuǎn)換的 vhdl 程序仿真分析.405.4 相對碼絕對碼轉(zhuǎn)換的 vhdl 程序仿真分析.415.5 dpsk 調(diào)制解調(diào)器的總體仿真波形.41結(jié) 論.43致 謝.44參考文獻.45摘摘 要要調(diào)制解調(diào)技術(shù)是通信系統(tǒng)的靈魂,其性能直接影響到整個系統(tǒng)的通信質(zhì)量。由于數(shù)字技術(shù)的大量應(yīng)用,數(shù)字調(diào)制解調(diào)技術(shù)得到了廣泛的應(yīng)用。隨著軟件無線電思想的發(fā)展,將整個系統(tǒng)盡可能地集成于一個芯片的設(shè)計方法已經(jīng)呈

8、現(xiàn)出強大的發(fā)展?jié)摿?成為系統(tǒng)設(shè)計發(fā)展的主要方向?；谶@種思想,介紹一種在單片 fpga 上實現(xiàn)的全數(shù)字 dpsk 調(diào)制解調(diào)器的設(shè)計方法。整個設(shè)計基于altera 公司的 max+plusii 開發(fā)平臺，并用單片 fpga 芯片實現(xiàn)。本設(shè)計采用自頂向下的設(shè)計方法，主要思想是對數(shù)字系統(tǒng)進行模塊劃分。本文重點介紹 dpsk 調(diào)制解調(diào)器中的各個模塊的具體實現(xiàn)和相應(yīng)的 vhdl 程序。頂層設(shè)計中各個模塊是作為元件來引用的，因此需要將它們設(shè)計成獨立實體的形式。本設(shè)計以 max+plusii 為設(shè)計平臺，從 fpga 芯片的結(jié)構(gòu)出發(fā)編寫了vhdl 程序，并對程序進行了仿真運行，結(jié)果表明設(shè)計是符合要求的，本次

9、設(shè)計基本達到了預(yù)期的目標?；?fpga 技術(shù)設(shè)計并實現(xiàn)了 2dpsk 調(diào)制解調(diào)器。調(diào)制解調(diào)器主要包括碼型轉(zhuǎn)換和 psk 調(diào)制模塊的設(shè)計,解調(diào)采用差分相干解調(diào),所有設(shè)計基于 vhdl 語言編程,整個系統(tǒng)的功能在 max+plusii 上調(diào)試通過,并在芯片上硬件實現(xiàn),具有較好的實用性和可靠性。關(guān)鍵詞：fpga；vhdl；dpsk；調(diào)制；解調(diào)abstractmodem technology has been the soul of communication systems and its performance directly affects the quality of communicat

10、ion systems.with the development of the digital technology,digital modulation and demodulation technology is being used widely.with the development of software radio,the design method integrating whole system into one chip shows us great potential .based on this idea ,the paper introduces us a digit

11、al dpsk modem realized on one fpga chip. based on the plat form of max+plusii of altera,the whole design adopts fpga chips.this design uses a top-down design method, the main idea is to divide the digital system modules. this article focuses on modem of dpsk specific implementation of each module an

12、d the corresponding vhdl program. top-level design of each module is referenced as a component, therefore, they need to be designed to form an independent entity.max+plusii has been a platform for the design. the paper has the vhdl procedure from the structure of the fpga chip and has operated the p

13、rocedure. the result indicates our designing is qualified，and this designing has reached the anticipated goal basically. we designed and implemented a 2dpsk modem based on the fpga technology. the modulator primarily includes code-conversion and pskmodulator module designs. the modem adopts differen

14、tial coherent demodulation . programming for all the designs is in vhdl. the functions of the entire system passed tests performed on max+plusii and were hardware implemented chip, bringing high practicability and reliability .key words: fpga; vhdl; dpsk; modulation ; demodulation;引 言現(xiàn)代通信系統(tǒng)要求通信距離遠、通

15、信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個重要方向。一個系統(tǒng)的通信質(zhì)量, 很大程度上依賴于所采用的調(diào)制方式1。因此,對調(diào)制方式的研究, 將直接決定通信系統(tǒng)質(zhì)量的好壞。隨著超大規(guī)模集成電路的發(fā)展, 尤其是微電子技術(shù)和計算機技術(shù)的迅猛發(fā)展和廣泛應(yīng)用, 數(shù)字化成為目前通信技術(shù)發(fā)展的趨勢 , 它具有可靠性高、靈活性強、易大規(guī)模集成等優(yōu)點, 日益受到重視。目前 , 數(shù)字化的手段主要有專用集成電路 (asic)和通用數(shù)字信號處理器 (dsp)?，F(xiàn)場可編程門陣列 ( fpga)提供了實現(xiàn)數(shù)字信號處理的第三種解決方案 , 它結(jié)合了以上兩種方式的優(yōu)勢 , 具有開發(fā)周期短、設(shè)計方案

16、修改方便、成本低、投資不存在風險問題等。隨著通信技術(shù)日新月異的發(fā)展，尤其是數(shù)字通信的快速發(fā)展，越來越普及，研究人員對其相關(guān)技術(shù)投入了極大的興趣。為使數(shù)字信號能在帶通信道中傳輸，必須用數(shù)字信號對載波進行調(diào)制，其調(diào)制方式與模擬信號調(diào)制相類似。根據(jù)數(shù)字信號控制載波的參量不同也分為調(diào)幅、調(diào)頻和調(diào)相三種方式。因數(shù)字信號對載波參數(shù)的調(diào)制通常采用數(shù)字信號的離散值對載波進行鍵控，故這三種數(shù)字調(diào)制方式被稱為幅移鍵控（ask） 、頻移鍵控（fsk）和相移鍵控（psk）2。數(shù)字信號對載波相位調(diào)制稱為相移鍵控（或相位鍵控） ，即 psk（phase-shift keying） 。數(shù)字相位調(diào)制是用數(shù)字基帶信號控制載波的

17、相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。psk 調(diào)制解調(diào)器是衛(wèi)星通信的重要設(shè)備,在調(diào)制解調(diào)器中解調(diào)基帶算法與工程實現(xiàn)一直是國內(nèi)研究的重點與難點。也是近年來應(yīng)用日趨廣泛的載波傳輸方式。psk 分為絕對相移和相對相移。由于絕對移相方式存在相位模糊問題，所以在實際中主要采用相對移相方式。它具有一系列獨特的優(yōu)點，目前已經(jīng)廣泛應(yīng)用于無線通信中，成為現(xiàn)代通信中一種十分重要的調(diào)制解調(diào)方式。fpga 器件是八十年代中期出現(xiàn)的一種新概念,是倍受現(xiàn)代數(shù)字系統(tǒng)設(shè)計工程師歡迎的新一代系統(tǒng)設(shè)計方式。fpga 器件可反復(fù)編程，重復(fù)使用，沒有前期投資風險，且可以在開發(fā)系統(tǒng)中直接進行系統(tǒng)仿真，也沒有工藝實現(xiàn)的損耗。因此在小

18、批量的產(chǎn)品開發(fā)、研究場合，成本很低?；赿sp&fpga 嵌入式系統(tǒng)不僅具有其他微處理器和單片機嵌入式系統(tǒng)的優(yōu)點和技術(shù)特性，而且還可能用并行算法操作，具有高速數(shù)字信號處理的能力，為實現(xiàn)系統(tǒng)的實時性提供了有利的支持，dsp&fpga 單片機系統(tǒng)必將成為現(xiàn)代電子技術(shù)，計算機技術(shù)和移動通信技術(shù)的重要支柱3。本設(shè)計主要實現(xiàn)基于 fpga 的 dpsk 載波傳輸?shù)臄?shù)字通信系統(tǒng)。與模擬通信系統(tǒng)相比，數(shù)字調(diào)制和解調(diào)同樣是通過某種方式，將基帶信號的頻譜由一個頻率位置搬移到另一個頻率位置上去。不同的是，數(shù)字調(diào)制的基帶信號不是模擬信號而是數(shù)字信號。在大多數(shù)情況下，數(shù)字調(diào)制是利用數(shù)字信號的離散值實現(xiàn)

19、鍵控載波，對載波的幅度，頻率或相位分別進行鍵控，便可獲得ask、fsk、psk 等。這三種數(shù)字調(diào)制方式在誤碼率，要求信噪比和抗噪聲性能等方面，以 psk 性能最佳，因而，psk 在中、高速傳輸數(shù)據(jù)時得到廣泛應(yīng)用4。在本設(shè)計中，我們研究基于 fpga 的 dpsk 載波調(diào)制解調(diào)的實現(xiàn)。在設(shè)計過程中，通過對通信原理的回顧和總結(jié)，以及查閱相關(guān)的信源信道編碼以及模數(shù)，數(shù)模轉(zhuǎn)換相關(guān)知識，達到設(shè)計有線相移載波傳輸?shù)哪康?，在不斷學習新的知識以及歸納復(fù)習老的知識的同時，提高自身對電子線路的設(shè)計能力。dpsk 作為一種在通訊領(lǐng)域廣泛采用的調(diào)制技術(shù)。由于 dpsk 的諸多優(yōu)點，dpsk 技術(shù)被大量使用，一般來說，

20、因為信號波形間的相關(guān)性導(dǎo)致了dpsk 中錯誤的傳播(相鄰碼元之間)，所以 dpsk 信號的效率要低于 psk。造成 psk 和 dpsk 這種差異的原因是，前者是將接收信號與原始的無噪聲干擾的參考信號比較，而后者則是兩個含噪信號之間的比較。因此， dpsk 誤碼率大約為 psk 的 2 倍，隨著信噪比的增加，這種惡化程度也迅速增加。但是性能的損失換來了系統(tǒng)復(fù)雜性的降低，而且性能的損失完全可以在技術(shù)上彌補。此外，在 psk 的解調(diào)過程中有可能會出現(xiàn)相位模糊，即相干載波的相位與已調(diào)信號反相出現(xiàn)倒 現(xiàn)象，致使在接收端無法正確地解調(diào)出原始信號。因此，就出現(xiàn)了 dpsk 調(diào)制方式。vhdl 程序的設(shè)計是

21、本文最重要的部分。vhdl 硬件描述語言的 fpga技術(shù)在電子信息工程領(lǐng)域具有重要作用，vhdl 作為當今非常流行的硬件描述語言，已經(jīng)隨著可編程邏輯器件在國內(nèi)迅猛發(fā)展，深深吸引了廣大電子硬件工程師。用 vhdl 編程實現(xiàn)傳統(tǒng)的電路功能已經(jīng)成為廣大電子硬件工程師的首選。用 vhdl 硬件描述語言做電路設(shè)計具有開發(fā)周期短、設(shè)計易于修改、電路簡單、成本低廉等優(yōu)點，對那些外形結(jié)構(gòu)要求小巧的微電子系統(tǒng)，可以直接利用 fpga 器件的可編程特性來大大減少芯片的使用量，從而提高外形結(jié)構(gòu)設(shè)計靈活性和系統(tǒng)可靠性5。1 vhdl 概述1.1 硬件描述語言(vhdl)1.1.1 vhdl 語言的發(fā)展eda 技術(shù)是現(xiàn)

22、代電子設(shè)計技術(shù)的核心。它以 eda 軟件工具為開發(fā)環(huán)境，采用硬件描述語言（hdl），以可編程器件為實驗載體，以實現(xiàn)源代碼編程，自動邏輯編譯，邏輯簡化，邏輯綜合，布局布線，邏輯優(yōu)化和仿真功能等，并以 asic,soc 芯片為目標器件，是以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化的設(shè)計技術(shù)6。現(xiàn)代計算機技術(shù)和微電子技術(shù)進一步發(fā)展和結(jié)合使得集成電路的設(shè)計出現(xiàn)了兩個分支。一個是傳統(tǒng)的更高集成度的集成電路的進一步研究；另一個是利用高層次的 vhdl/veriloghdl 等硬件描述語言對新型器件 fpga/cpld進行專門的設(shè)計，使之成為專用集成電路（asic），這不僅大大節(jié)省了設(shè)計和制造的時間，而且設(shè)計

23、者必考慮集成電路制造工藝，對設(shè)計者的利用十分方便，現(xiàn)已成為系統(tǒng)及產(chǎn)品設(shè)計的一項新技術(shù)7。在 hdl（硬件描述語言）形成發(fā)展之前，已經(jīng)有了許多程序語言，如匯編、c 語言等。這些語言運行在不同的硬件平臺和操作環(huán)境中，它們適合于描述過程和算法，不適合做硬件描述。任何一種 eda 工具，都需要一種硬件描述語言來作為其工作語言。這些眾多的 eda 工具軟件開發(fā)者，各自推出了自己的 hdl。此后，便出現(xiàn)了標準的 vhdl 語言。vhdl 是 very-high-speed integrated circuit hardware language 的縮寫，最初是美國國防部為其超高速集成電路研究計劃（vhsi

24、c）提出的硬件描述語言，作為各合同商之間提交復(fù)雜電路設(shè)計文檔的一種標準方案；1985 年完成了該標準方案的第一版，1987 年成為 ieee 標準，即 ieee-1076 標準（vhdl87） 。1988 年，美國國防部規(guī)定所有官方的 asic 設(shè)計必須以vhdl 為設(shè)計描述語言（美國國防部標準 mil-std-454l） 。1993 年，ieee對 vhdl 標準作了若干修改和更新，從更高的抽象層次和系統(tǒng)描述能力上擴展 vhdl 的內(nèi)容，升級為新的 ieee-1164（vhdl93） 。1996 年，ieee 將電路綜合的標準程序與規(guī)格 vhdl，成為 vhdl 綜合標準 ieee-1076

25、.3。一個完整的 vhdl 程序通常包括實體（entity） 、結(jié)構(gòu)體（architecture） 、配置（configuration） 、程序包（package）和庫（library）五個部分8。其基本結(jié)構(gòu)如圖 1 所示。圖 1 vhdl 程序的結(jié)構(gòu)vhdl 作為 eda 的重要組成部分，提供了借助計算機進行數(shù)字系統(tǒng)設(shè)計的一種很好的手段，用 vhdl 設(shè)計有許多優(yōu)點，它的硬件描述能力強，可以用于從門級、電路級直至系統(tǒng)級的描述、仿真、綜合和調(diào)試。利用 vhdl豐富的仿真語句和庫函數(shù)，對大系統(tǒng)在設(shè)計的早期可在遠離門級的高層次上進行模擬，以利于設(shè)計者確定整個設(shè)計的結(jié)構(gòu)和功能的可行性。vhdl 強大

26、的行為描述能力和程序結(jié)構(gòu)，使其具有支持大規(guī)模設(shè)計進行分解，以及對已有的設(shè)計進行再利用的功能，運用 vhdl 設(shè)計系統(tǒng)硬件具有相對獨立性，設(shè)計時沒有嵌入與工藝有關(guān)的信息，對硬件的描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)；當門級或門級以上的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝，這使硬件實現(xiàn)的目標器件有很寬的選擇范圍，并且修改電路與修改工藝相互之間不會產(chǎn)生不良影響。vhdl 標準、規(guī)范，語法較為嚴格，采用 vhdl 的設(shè)計便于復(fù)用和交流，vhdl 所具有的類屬描述語句和子程序調(diào)用等功能，使設(shè)計者對完成的設(shè)計，不必改變源程序，只需改變類屬參數(shù)或函數(shù)，就可以改變設(shè)計的規(guī)模與結(jié)構(gòu)9。我們知

27、道 vhdl 作為ieee 的工業(yè)標準硬件描述語言之一，得到了眾多 eda 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言，它相對于 abel-hdl 語言的功能更加強大。abel-hdl 從結(jié)構(gòu)上來說沒有 vhdl 清晰，可讀性也要稍微差一些。綜合以上的分析說明，從可讀性以及我們對語言的理解程度，選擇vhdl 語言編程利于各種水平學者進行設(shè)計，其實就兩種語言本身而言區(qū)別并不是很大，有很多的描述語句都是一樣的，目前很多的工程技術(shù)人員在設(shè)計時兩種語言都有使用，我們在仿真時可以用兩種語言分別嘗試一下，這樣就能更好的理解他們之間的細微差別。1.1.2 vhdl 語言的特點當電路系統(tǒng)采用

28、vhdl 語言設(shè)計硬件時，具有如下的特點10：（1）采用自上而下的設(shè)計方法即從系統(tǒng)總體要求出發(fā)，自上而下的逐步將設(shè)計的內(nèi)容細化，最后完成系統(tǒng)硬件的整體設(shè)計。在設(shè)計的過程中，對系統(tǒng)自上而下分成“行為描述”，“rtl 方式描述”，“邏輯綜合”三個層次進行設(shè)計。（2）系統(tǒng)可大量采用 pld 芯片由于目前眾多制造 pld 芯片的廠家，其工具軟件均支持 vhdl 的編程，所以利用 vhdl 設(shè)計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設(shè)計需要，自行利用pld 設(shè)計采用的 asic 芯片，而無需受通用元器件的限制。（3）采用系統(tǒng)早期仿真從自上而下的設(shè)計過程中可以看到，在系統(tǒng)設(shè)計過程中要進行三級仿真，即行為層次仿真、

29、rtl 層次仿真和門級層次仿真。這三級仿真貫穿著系統(tǒng)設(shè)計的全過程，從而可以在系統(tǒng)設(shè)計的早期發(fā)現(xiàn)設(shè)計中存在的問題。（4）降低了硬件電路設(shè)計難度在傳統(tǒng)的設(shè)計方法中，往往要求設(shè)計者在設(shè)計電路之前寫出該電路的邏輯表達式或真值表，這一工作是相當困難和繁雜的。而 vhdl 設(shè)計硬件電路時，設(shè)計者不必編寫邏輯，從而大大降低了設(shè)計的難度。（5）主要設(shè)計文件是用 vhdl 編寫的源程序使用 vhdl 源程序有許多好處：其一是資料量小，便于保存；其二是可繼承性好，當設(shè)計其它硬件電路時，可使用文件中的某些庫、進程和過程等某些局部硬件電路的程序；其三是閱讀方便，閱讀程序比閱讀電路原理圖更容易些，閱讀者很容易在程序中看

30、出某一電路的工作原理和邏輯關(guān)系。一個 vhdl 程序有三部分構(gòu)成：第一部分，列出設(shè)計此程序要用的的庫文件和程序包。第二部分，設(shè)計實體（entity），對系統(tǒng)的名稱和輸入輸出端口進行聲明。第三部分，構(gòu)造體(architecture)，同一實體的行為允許用多種不同描述方式的構(gòu)造體來實現(xiàn)，這里是 vhdl 建模中最重要的部分，這里的設(shè)計思路決定了最終的效果。1.1.3 vhdl 語言的建模vhdl 語言可以對很多種數(shù)字系統(tǒng)進行建模，涵蓋從組成元件的低級們電路到頂層功能單元的寬廣領(lǐng)域。對較大的數(shù)字系統(tǒng)作為一個整體進行研究是極其復(fù)雜的，因此需要借助一些有效的方法來對這種復(fù)雜數(shù)字系統(tǒng)進行簡單化，這種有效的

31、方法就是系統(tǒng)化的設(shè)計方法。系統(tǒng)化的設(shè)計方發(fā)總是從一個設(shè)計要求開始。首先，通過設(shè)計一個抽象結(jié)構(gòu)來滿足設(shè)計要求；然后，把該結(jié)構(gòu)分解為一系列元件并通過互練來完成相同的功能；接著，每一個元件再被分解直至找到已有的能完成于最底層元件同樣功能的圖元為止；最終，所獲得的結(jié)果恰好是一個以圖元建造的分層復(fù)合系統(tǒng)。著中國方法的優(yōu)點是每一個元件或稱子系統(tǒng)都能夠被獨立地設(shè)計。并且在使用子系統(tǒng)時，可以把它只作為一個抽象結(jié)構(gòu)看待而不必考慮它的細節(jié)。因此，在設(shè)計進程的任一階段，僅需關(guān)注與當前設(shè)計有關(guān)的少量信息，這就避免了處理大量細節(jié)信息的麻煩。在 vhdl 建模中，我們用模型(model)這個術(shù)語來表示我們對一個系統(tǒng)的理解

32、，這意味著同一系統(tǒng)有幾種形式的模型，并且每一模型都表示了不同方面的系統(tǒng)特點，例如，模型 1 用于表示系統(tǒng)的行為；模型 2 用于表示由子系統(tǒng)互連組成該系統(tǒng)的方式，即互連結(jié)構(gòu)。再規(guī)范一下這個模型的概念：（1）當要求設(shè)計一個數(shù)字系統(tǒng)時，設(shè)計要求必須是具體的；（2）要求能把系統(tǒng)行為的說明傳遞給用戶；（3）要求允許通過模擬進行設(shè)計測試和驗證；（4）要求允許對一個設(shè)計的正確性進行形式驗證；（5）要求允許自動綜合電路。綜上所述，我們有一個共同的目的就是想要在設(shè)計進程中用最少的花費和左手的時間獲得最大的可靠性。因為同一個系統(tǒng)可以設(shè)計成不同的模型，這里就需要對模型進行分類。通常，將這些模型分為三個領(lǐng)域，即行為領(lǐng)

33、域、結(jié)構(gòu)領(lǐng)域和幾何領(lǐng)域。所以在 vhdl 程序中的結(jié)構(gòu)體就有三中描述方式：行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述。需要指出，在實際工程中，無論哪個領(lǐng)域，各級之間的邊界都是難以界定的，因為它們經(jīng)常是重疊的。實際上，行為領(lǐng)域之間也存在著模型混合使用的情況。不過任何設(shè)計最終實現(xiàn)都是一個物理實現(xiàn)。一個 vhdl 程序有三部分構(gòu)成：第一部分，列出設(shè)計此程序要用的的庫文件和程序包。第二部分，設(shè)計實體（entity），對系統(tǒng)的名稱和輸入輸出端口進行聲明。第三部分，構(gòu)造體(architecture)，同一實體的行為允許用多種不同描述方式的構(gòu)造體來實現(xiàn)，這里是 vhdl 建模中最重要的部分，這里的設(shè)計思路決定了最終的

34、效果。1.1.4 vhdl 的設(shè)計流程通常，一個 vhdl 設(shè)計總是從對一個數(shù)字系統(tǒng)提出設(shè)計要求或指標開始。根據(jù)自頂向下的設(shè)計原則，首先需要對系統(tǒng)進行行為描述，即建立頂層的行為模型，并模擬驗證描述的系統(tǒng)性能是否滿足要求。然后，把滿足要求的頂層行為模型劃分為若干子結(jié)構(gòu)，即子系統(tǒng)，并重復(fù)上述建模和模擬驗證的過程直至設(shè)計的最底層。接著，把所有子結(jié)構(gòu)的行為描述轉(zhuǎn)為寄存器傳輸級rtl（register transfer level）描述，并模擬驗證。最后，對通過 rtl 模擬的設(shè)計進行邏輯綜合來產(chǎn)生門級網(wǎng)表文件。注意，vhdl 是全部可模擬的，但不是全部可綜合的。一般情況下，邏輯綜合算法都能夠優(yōu)化 rt

35、l 電路描述并形成一項具體的工藝。但分割和適配算法至今仍不夠強壯一適應(yīng)各種情況對高度抽象描述下的電路優(yōu)化。因此，綜合一個 vhdl 描述其結(jié)果醬依賴于描述風格。由門級網(wǎng)表文件實現(xiàn)硬件有兩種方案：其一是由自動布線程序?qū)⒕W(wǎng)表轉(zhuǎn)換成相應(yīng)的 asic（application specific integrated circuit）芯片的制造工藝，做出 asic 芯片；其二是將網(wǎng)表轉(zhuǎn)換成 fpga（field programmable gate array）的編程碼點數(shù)據(jù)，在下載至 fpga 芯片來完成硬件設(shè)計。最后，還需要對設(shè)計出的 asic 芯片或 fpga 芯片的實際功能進行系統(tǒng)驗證。根據(jù)以上說明

36、，一個自頂而下的 vhdl 設(shè)計流程如圖 2 所示。圖 2 vhdl 設(shè)計流程圖1.1.5 支持 vhdl 研發(fā)的軟件工具提供 vhdl 研發(fā)工具的公司有許多，在它們中間即有大型的 eda 軟件公司，例如：cadence、mentor graphics 和 synopsys,也有一些專業(yè)的課編程器件生產(chǎn)商，例如 altera 和 xilinx 等。這些 vhdl 工具從功能上可劃分為兩類，其中一類是綜合工具，而另一類是模擬驗證工具。當然，二者經(jīng)常是集成在同一 eda 工具之內(nèi)的。下表列舉了部分 vhdl 研發(fā)工具。表 1 vhdl 工具清單公司名稱模擬驗證工具綜合工具cadencenc vhd

37、lencountermentor graphicsmodelsimleonardo spectrumsynopsysvcsdc fpgaalteramax+plus 或 quartus xilinxfoundation express elite雖然 altera 和 xilinx 公司提供的工具都是面向它們自己的器件庫，但也支持標準 vhdl 源代碼設(shè)計及網(wǎng)表文件的輸入和輸出。1.2 max+plusii 簡介max+plus是 altera 公司提供的 fpga/cpld 開發(fā)集成環(huán)境，altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。max+plus界面友好，使用便捷，被譽為業(yè)界最易

38、用易學的 eda 軟件。在 max+plus上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。本次設(shè)計選用的開發(fā)環(huán)境 max+plusii，其全稱為 multiple array and programmable logic user systems11。1.2.1max+plusii 的特點（1）開放的界面。max+plus軟件可以其它工業(yè)標準的設(shè)計輸入、綜合與校驗工具相連接。目前 max+plus支持與 candence、exemplarlogie、synopsys、synplicity、

39、viewlogic 等其它公司所提供的 eda 工具接口。（2）與結(jié)構(gòu)無關(guān)。max+plus系統(tǒng)的核心 compiler 支持 altera 公司的flex10k、flex8000、flex6000、max9000、maxs000 和 classic 可編程器件，提供了真正與結(jié)構(gòu)無關(guān)的可編程設(shè)計環(huán)境。max+ plus的compiler 還提供了強大的邏輯綜合與優(yōu)化功能，使用戶比較容易地將起設(shè)計集成到器件中。（3）多平臺。max+ plus軟件可基于 486、奔騰 pc 的 windows nt351 或 40windows9x 下運行，也可在 sun spac station，hp 9000

40、 series700800 和 ibm risc systenr6000 工作站上運行。（4）完全集成化。max+ plus軟件的設(shè)計輸入、處理與校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快調(diào)試、縮短設(shè)計周期。（5）豐富的設(shè)計庫。max+ plus提供了豐富的庫單元，其中包括 74 系列的全部器件和多種特殊的邏輯宏功能(macrofunction) 以及參數(shù)化的兆功能(magefunction)供設(shè)計者調(diào)用，大大減輕了設(shè)計者的工作量，縮短了設(shè)計周期。（6）模塊化工具。設(shè)計者可以從各種設(shè)計輸入、處理和校驗選項中進行選擇從而使設(shè)計環(huán)境用戶化，必要時，還可以根據(jù)需要添加新功能。由于max+ pl

41、us支持多種器件，設(shè)計者不必學習新的工具就可支持新的結(jié)構(gòu)。（7）支持多種硬件描述語言。max+ plus 軟件支持多種硬件描述語言設(shè)計輸入選項，包括 vhdl、verilog hdl 和 ahdl 語言。1.2.2 max+plus設(shè)計流程使用 max+plus軟件設(shè)計流程由以下幾部分組成。如圖 3 所示。（1）設(shè)計輸入：可以采用原理圖輸入、hdl 語言描述、edif 網(wǎng)表輸入及波形輸入等幾種方式。設(shè)計輸入修改設(shè)計在系統(tǒng)測試編譯仿真與定時分析編程圖 3 開發(fā)流程圖（2）編譯：先根據(jù)設(shè)計要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項目進行網(wǎng)表提取

42、、邏輯綜合和器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析仿真和編程使用。（3）仿真：仿真包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設(shè)計項目的邏輯功能是否正確。（4）編程與驗證：用經(jīng)過仿真確認后的編程文件通過編程器（programmer）將設(shè)計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。在設(shè)計過程中，如果出現(xiàn)錯誤，則需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。2 載波傳輸系統(tǒng)原理2.1 載波傳輸系統(tǒng)的基本構(gòu)成一個實際可行的載波通信系統(tǒng)，至少應(yīng)該包含三部分，信源、信道、信宿12。1、信源：針對信號進行調(diào)制，增強其遠距離傳輸和抗干擾能力。2、信

43、道：即信號傳輸?shù)男诺?，可以是光纖，電纜等有線媒介，也可以是空氣這類無線傳輸媒介。3、信宿：對接收到的信號進行解調(diào)，提取出有用的信號。2.2 psk 載波傳輸系統(tǒng)調(diào)制原理2.2.1 數(shù)字調(diào)制數(shù)字調(diào)制的概念：用二進制（多進制）數(shù)字信號作為調(diào)制信號，去控制載波某些參量的變化，這種把基帶數(shù)字信號變換成頻帶數(shù)字信號的過程稱為數(shù)字調(diào)制，反之，稱為數(shù)字解調(diào)13。（1）數(shù)字調(diào)制系統(tǒng)的基本結(jié)構(gòu) m(t)調(diào)制器發(fā)濾波器e0(t)信道噪聲收濾波器解調(diào)m(t)圖 4 數(shù)字調(diào)制系統(tǒng)的基本結(jié)構(gòu)（2）數(shù)字調(diào)制的性能指標 數(shù)字通信系統(tǒng)的有效性可用傳輸速率和頻帶利用率來衡量。碼元傳輸速率，又稱為碼元速率或傳碼率。其定義為單位時

44、間傳送碼br元的數(shù)目，單位為波特,常用符號b表示。但是，碼元速率僅僅表征單位時間傳輸碼元的數(shù)目，而沒有限定這時的碼元是何種進制根據(jù)碼元速率的定義，若每個碼遠的長度為 t 秒，則有 btrb1 (2-1)信息傳輸速率，又稱為比特率或傳信率。通常定義單位時間內(nèi)傳遞的br平均信息量或比特數(shù)，單位是比特/秒(bit/s 或 bps)。碼元速率和信息速率有以下的對應(yīng)關(guān)系 ： (2-2)(log)(log22bmrrsbmrrbbbb頻帶利用率數(shù)字通信傳輸系統(tǒng)的頻帶利用率定義為：所傳輸?shù)男畔⑺俾剩ɑ蚍査俾剩┡c系統(tǒng)帶寬之比值，可表示為： )()(hzsbbrhzbbrbbb (2-3)其單位為 bit/s

45、/hz（或為 baud/hz).數(shù)字通信系統(tǒng)的可靠性可用差錯率來衡量差錯率是衡量系統(tǒng)正常工作時，傳輸消息可靠程度的重要性能指標。差錯率有兩種表述方法:(1)誤碼率: 是指錯誤接收的碼元數(shù)在傳送總碼元數(shù)中所占的比例，或ep者更確切地說，誤碼率是碼元在傳輸系統(tǒng)中被傳錯的概率。 (2-4)傳輸總碼元數(shù)錯誤碼元數(shù)ep(2)誤信率:又稱誤比特率，是指錯誤接收的信息量在傳送信息總量中bp所占的比例，或者說，它是碼元的信息量在傳輸系統(tǒng)中被丟失的概率。傳輸總比特數(shù)錯誤比特數(shù)bp (2-5)在二進制中，=。epbp2.2.2 二進制相移鍵控（psk）的調(diào)制（1）psk 信號的產(chǎn)生圖 5 psk 信號的產(chǎn)生方式以

46、及波形示例一個二進制的 psk 信號可視為一個雙極性脈沖序列 s(t)與一個載波的乘積，即： tccosnccsnpskttstnttgatecoscos (2-6)也可以寫成： (2-7)sssscccpsktktkttktktttttste1101coscoscos”空號“”傳號“數(shù)字調(diào)相波可以用矢量圖表示其相位變化的規(guī)則，根據(jù) ccitt 規(guī)定，存在 a、b 兩種表示相位變化的矢量圖，如圖 6 所示。圖中的虛線表示參考矢量，它代表未調(diào)制載波的相位。圖 6 二相移相信號矢量圖 (2)psk 信號的功率譜特性:2psk 信號的功率譜密度采用與求 2ask信號功率譜密度相同的方法。psk 信號

47、的功率譜密度為: (2-8) cscseffpffpfp41式中，為基帶信號的功率譜密度。 fpets當 0、1 等概出現(xiàn)時，雙極性基帶信號功率譜密度為: (2-9) 2sinssssftfttfp則 2psk 信號的功率譜密度為: (2-10) 22sinsin4scscscscsetfftfftfftfftfp圖 7 psk 信號功率譜密度圖 8 雙極性基帶功率譜密度psk 信號譜，形狀為，以為中心的 dsb 譜 2sa0fpsk 信號傳輸帶寬 (取主瓣寬度） (2-11)取主瓣寬度hzftbsspsk222.3 差分相移鍵控 dpsk 調(diào)制2.3.1 差分相移鍵控差分相移鍵控（diffe

48、rential phase shift keying，dpsk）是一種最常用的相對調(diào)相方式，采用非相干的相移鍵控形式。它不需要在接收機端有相干參考信號，而且非相干接收機容易實現(xiàn)，價格便宜，因此在無線通信系統(tǒng)中廣泛使用。dpsk 作為一種在通訊領(lǐng)域廣泛采用的調(diào)制技術(shù)。由于 dpsk 的諸多優(yōu)點，dpsk 技術(shù)被大量使用，一般來說，因為信號波形間的相關(guān)性導(dǎo)致了 dpsk 中錯誤的傳播(相鄰碼元之間)，所以 dpsk 信號的效率要低于psk。造成 psk 和 dpsk 這種差異的原因是，前者是將接收信號與原始的無噪聲干擾的參考信號比較，而后者則是兩個含噪信號之間的比較。因此， dpsk 誤碼率大約為

49、 psk 的 2 倍，隨著信噪比的增加，這種惡化程度也迅速增加。但是性能的損失換來了系統(tǒng)復(fù)雜性的降低，而且性能的損失完全可以在技術(shù)上彌補。此外，在 psk 的解調(diào)過程中有可能會出現(xiàn)相位模糊，即相干載波的相位與已調(diào)信號反相出現(xiàn)倒 現(xiàn)象，致使在接收端無法正確地解調(diào)出)(22hzftbsspsk原始信號。因此，就出現(xiàn)了 dpsk 調(diào)制方式。2.3.2 dpsk 調(diào)制原理差分相移鍵控（dpsk）是利用相鄰二個碼元的載波信號初始相位的相對變化來表示所傳輸?shù)拇a元。所謂相位變化，又有向量差和相位差兩種定義方法。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位的變化，而相位差是值前后兩碼元的初相位

50、是否發(fā)生了變化。按向量差和相位差畫出的 dpsk 波形是不同的。但是絕對移相波形規(guī)律比較簡單，而相對移相波形規(guī)律比較復(fù)雜。當有加性高斯白噪聲時，平均錯誤概率如下所示為: (2-12)0,exp21nepbdpske2dpsk 同樣存在 a、b 方式矢量圖，圖中虛線表示的參考矢量代表前一個碼元已調(diào)載波的相位。b 方式下，每個碼元的載波相位相對于參考相位可取，所以其相鄰碼元之間必然發(fā)生載波相位的跳變，接收端可以據(jù)此確90定每個碼元的起止時刻（即提供碼元定時信息） ，而 a 方式卻可能存在前后碼元載波相位連續(xù)。圖 9 2dpsk 同樣存在 a、b 方式矢量圖2.4 絕對碼相對碼(差分編碼)絕對碼和相

51、對碼之間的關(guān)系為： (2-13)1kkkbab若定義 為 2dpsk 方式下本碼元初相與前一碼元初相之差，并設(shè) 相“1”、 0 相“0”，為了比較，設(shè) 2psk 方式下 相“0”、 0 相“1”，則數(shù)字信息序列與 2psk、2dpsk 信號的碼元相位關(guān)系如表2 所示。表 2 2psk、2dpsk 信號的碼元相位關(guān)系數(shù)字碼元1011001012psk000000000000000已調(diào)載波每個碼元相位2dpsk0000（1）1001000110相對碼（2）0110111001圖 10 對碼相對碼相位比較2.5 dpsk 載波傳輸系統(tǒng)解調(diào)原理2.5.1 相干解調(diào)法（1）輸入 dpsk 信號經(jīng)過帶通濾

52、波器后，加到乘法器，乘法器將輸入信號與載波極性進行比較。極性比較電路符合絕對移相定義（因絕對移相信號的相位是相對于載波而言的） ，經(jīng)低通和判決電路后，還原的是相對碼。要得到原基帶信號，還必須經(jīng)過相對碼絕對碼變換器。不難看出，極性比較原理是將 dpsk 信號與參考載波進行相位比較，恢復(fù)出相對碼，然后進行查分譯碼，由相對碼還原成絕對碼，得到原絕對碼基帶信號。（2）dpsk 解調(diào)器由三部分組成，乘法器和載波提取電路實際上就是相干檢測器。后面的相對碼（差分碼）-絕對碼變化電路，即相對碼（差分碼）譯碼器，其余部分完成低通判決任務(wù)。當輸入為“1”碼時， ,因此 cpsk 解調(diào)的情況完tfatutucask

53、cpsk2cos全與 ask 解調(diào)相同，此時低通輸出：x(t)=a+nc(t)當輸入為“0”碼時，,此時與 ask 情況tfatfatucccpsk2cos2cos不同。由于，則。tfatfacc2cos2cos)(tnatxc圖 11 相干解調(diào)2.5.2 相位比較法圖 12 相位比較法dpsk 相位比較法解調(diào)器原理如圖 12。其基本原理是將接收到的前后碼元所對應(yīng)以前以碼元的載波相位作為后一碼元的參考相位。所以稱為相位比較法或者是稱為差分相位檢測法。該電路與極性比較法不同之處在于乘法器中與信號相乘的不是載波，而是前一碼元的信號，該信號相位隨機且有噪聲，它的性能低于極性比較法的性能。輸入的 ud

54、psk信號一路直接加到乘法器，另一路經(jīng)過延遲線延遲一個碼元的時間 tb后，加到乘法器作為相干載波。若不考慮噪聲的影響，設(shè)前一碼元載波的相位為 1，后以碼元載波的相位為2，則乘法器的輸出為： (2-14)2121212coscos21coscostttccc經(jīng)過低通濾波器濾出高頻項，輸出為： (2-15)cos21cos21210tu式中，=1-2，是前后碼元對應(yīng)的載波相位差。由調(diào)相關(guān)系可知，=0 時，發(fā)送“0”；= 時，發(fā)送“1”，則取樣判決器的判決規(guī)則是：u0(t)0,判決為“0”；u0(t)0,判決為“1”?？芍苯咏庹{(diào)出原絕對碼基帶信號。然而，相位比較法電路是將本碼元信號與前一碼元信號相位

55、比較，它適合與按相位差定義的 dpsk 信號的解調(diào)，對碼元寬度為非整數(shù)倍的載頻周期的按向量差定義的 dpsk 信號，該電路不起作用。3 dpsk 載波傳輸系統(tǒng)的建模3.1 dpsk 的總體設(shè)計思想數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用得非常廣泛。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(vlsic)逐步發(fā)展到今天的專用集成電路(asic)。但是 asic因其設(shè)計周期長，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍?？删幊踢壿嬈骷某霈F(xiàn)彌補了 asic 的缺陷，使得設(shè)計的系統(tǒng)變得更加靈活，設(shè)計的電路體積更加小型化，重量更加輕型化，設(shè)計的成本更低

56、，系統(tǒng)的功耗也更小了。fpga 是英文 field programmable gate array 的縮寫，即現(xiàn)場可編程門陣列。它是作為專用集成電路(asic)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。整個信號處理過程全部采用 vhdl 硬件描述語言來設(shè)計，并用 max+plus仿真系統(tǒng)功能對程序進行調(diào)試，分析仿真結(jié)果，以滿足系統(tǒng)設(shè)計的要求。dpsk 信號應(yīng)用較多，但由于它的調(diào)制規(guī)律比較復(fù)雜，難以直接產(chǎn)生，目前dpsk 信號的產(chǎn)生較多地采用碼變換加 cpsk(coherent phase-shift keying)調(diào)制而獲得，這里的 cp

57、sk 就是前面提到的 psk 方式，在以后的論文敘述中就以 cpsk 來代替 psk，主要是為了與 dpsk 形成對比。這種 dpsk 方法是把原基帶信號經(jīng)過絕對碼相對碼變換后，用相對碼進行 cpsk 調(diào)制，其輸出便是 dpsk 信號。用源碼序列對載波進行相對（差分）相移鍵控，等效 ka于將源碼序列轉(zhuǎn)換為差分碼形式，之后對載波進行絕對相移鍵控15。 ka kbdpsk(差分相移鍵控)調(diào)制解調(diào)通過對未調(diào)制基帶信號進行絕對碼相對碼轉(zhuǎn)換、cpsk 調(diào)制、cpsk 解調(diào)，相對碼絕對碼轉(zhuǎn)換達成目的。輸入基帶信號是一串二進制數(shù)，絕對碼和相對碼轉(zhuǎn)換是相移鍵控的基礎(chǔ)，絕對碼是以基帶信號碼元的電平直接表示數(shù)字信

58、息的。如假設(shè)高電平代表“1”，低電平代表“0”，相對碼是用基帶信號碼元的電平相對前一碼元的電平有無變化來表示數(shù)字信息的，假如相對電平有跳變表示“1”，無跳變表示“0”。首先用絕對碼表示未調(diào)制信號，然后進行絕對碼相對碼轉(zhuǎn)換，接著進行 cpsk 調(diào)制，利用載波的不同相位去直接傳送數(shù)字信息，即與載波進行相位調(diào)制，是用數(shù)字基帶信號控制載波的相位，使載波的相位發(fā)生跳變。對二進制 cpsk，若用相位 代表“0”碼，相位 0 代表“1”碼，即規(guī)定數(shù)字基帶信號為“ 0”碼時，已調(diào)信號相對于載波的相位為 ；數(shù)字基帶信號為“1”碼時，已調(diào)信號相對于載波相位為同相。按此規(guī)定，2cpsk 信號的數(shù)學表示式(3-1)為

59、 (3-1)”碼為“”碼為“0)2cos(1)2cos(002tfatfaucccpsk式中 0為載波的初相位。受控載波在 0、 兩個相位上變化。解調(diào)時，把相對碼從載波上分離恢復(fù)出來，必須要先恢復(fù)載波，然后把載波與 cpsk 信號進行比較，才能恢復(fù)基帶信號。最后進行相對碼絕對碼轉(zhuǎn)換，恢復(fù)為輸入的基帶信號。絕/相對碼轉(zhuǎn)化cpsk 調(diào)制cpsk 解調(diào)相/絕對碼轉(zhuǎn)化絕對碼發(fā)送端絕對碼相對碼相對碼接收端dpsk 調(diào)制信號信道圖 13 fpga 實現(xiàn)的總體框架3.2 cpsk 調(diào)制電路的 vhdl 建模cpsk 調(diào)制方框圖如圖 14 所示。cpsk 調(diào)制器模型主要由計數(shù)器和二選一開關(guān)等組成。計數(shù)器對外部

60、時鐘信號進行分頻與計數(shù)，并輸出兩路相位相反的數(shù)字載波信號；二選一開關(guān)的功能是：在基帶信號的控制下，對兩路載波信號進行選通，輸出的信號即為 cpsk 信號。圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號。start計數(shù)器0 相載波 相載波基帶信號二選一開關(guān)已調(diào)信號clkfpga圖 14 cpsk 調(diào)制方框圖3.3 cpsk 解調(diào)電路的 vhdl 建模cpsk 解調(diào)器的建模方框圖如圖 15 所示。圖中的計數(shù)器 q 輸出與發(fā)端同步的 0 相數(shù)字載波。判決器的工作原理是：把計數(shù)器輸出的 0 相載波與數(shù)字 cpsk 信號中的載波進行邏輯“與”運算，當兩比較信號在判決時刻都為“1”時，輸出為“1”，否則輸出為“0”，以實現(xiàn)