QuartusII基本設(shè)計(jì)流程

1、第2章Quartus應(yīng)用向?qū)uartus II 是Altera 公司的綜合性 PLD開發(fā)軟件，支持原理圖、VHDL VerilogHDL 以及AHDL(Altera Hardware Description Language)等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外， 提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特 點(diǎn)。Quartus II 支持 Altera 的 IP 核，包含了 LP

2、M/MegaFunction 宏功能模塊庫(kù)，使用戶可以充 分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn) 各種DSP應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)( SOPC開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件 開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。Maxplus II 作為Altera 的上一代 PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng) 用。目前 Alter

3、a 已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器 件類型的豐富和圖形界面的改變。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II 、 Chip Editor 和RTL Viewer的設(shè)計(jì)輔助工具，集成了 SOPC和HardCopy設(shè)計(jì)流程，并且繼承了 MaxplusII 友好的圖形界面及簡(jiǎn)便的使用方法。Altera Quartus II作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。Altera 的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平

4、臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求， 其中包括支 持基于 Internet 的協(xié)作設(shè)計(jì)。 Quartus 平臺(tái)與 Cadence、 ExemplarLogic 、MentorGraphics、Synopsys 和 Synplicity等 EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能， 增添 了 FastFit 編譯選項(xiàng)， 推進(jìn)了網(wǎng)絡(luò)編輯性能， 而且提升了調(diào)試能力。 支持 MAX7000/MAX3000 等乘積項(xiàng)器件2.1 基本設(shè)計(jì)流程本節(jié)以十進(jìn)制計(jì)數(shù)器為例，通過實(shí)現(xiàn)流程，詳細(xì)介紹 Quartus II 的重要功能和使用方法2.1.1 建立工作庫(kù)文件和編輯設(shè)

5、計(jì)文件任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程 (Project )，都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文 件的文件夾。此文件夾將被EDA軟件默認(rèn)為工作庫(kù)(Work Library )。一般，不同的設(shè)計(jì)項(xiàng)目最好放在不同的 文件夾中，而同一工程的所有文件都必須放在同一文件夾中。在建立了文件夾后就可以將設(shè)計(jì)文件通過 Quartus II 的文本編輯器編輯并存盤。 (注意不要將文件夾設(shè)在計(jì)算機(jī)已有的安裝目錄中，更不要將工程文件直接放在安裝目錄中)(1) 新建一個(gè)文件夾。這里假設(shè)本項(xiàng)設(shè)計(jì)的文件夾取名為jsq ,在E盤中，路徑為E:jsq 。注意，文件夾名不能用中文，也最好不要用數(shù)字。(2)輸入源程序

6、。打開計(jì)算機(jī)桌面上Quwtus IJT. 0 磚年Ei t)圖表，選擇菜單File t New 出現(xiàn)如圖2.1.1所示見面，在New®口 Device Design Files中選擇編譯文件的語言類型，這里選擇VHDLFile,選好后用鼠標(biāo)左鍵單擊0K按鈕，出現(xiàn)源程序輸入窗口如圖2.1.2所示(以十進(jìn)制為例)。圖2.1.1選擇編譯文件的語言類型11 - rnidLl. Vhd*lJficv ZrujsstfTiC At 3 P 工 Xt551 h£ Ic «LsD A U 昌0ell3 S *婷哪毎 © I a睿叫 匕® .智|費(fèi)上 藝亠X童

7、Vhdnwhrirfr 5c. .Tant flLIBRARY IEEE;AUSI IEBI WTD LD&IC LL64XLI-fM. PUS童 LEEE.STl*_LDGICIUTSTGMED ALL?ENiTITT CIJJ1D J5KPOFT Ct.K,EST,£rJ i CM STD LOGIC:ec :. citrr stii 匕亡t=i亡 仇亡tor(3 ricwrra oj ?COCTT t OTTT 5Tb LOGIC > JAEND CWT10;ARCHlTECTORE behav CT 口JT10 ISEEG KJProjectX鈿 Ccnpilb

8、ti an HLf-r-aLr chPROCESS (CLEt RSTf EK IVJLRIJLBL.E CQI 1 3TH_LOGrC_VICTOR (3 DOWMT：? O)； DE3I1JIT P.3T * 1 l1 THENELir CLK!£7EIJT AWLif m 二 1iIF CQI <ELSEEHD IF;END IF;FEIQ9 TBEWCQI ：=CQI沖(2TmP*J -> O'J ； 一卄致熬弄涉復(fù)隹CLK-1 11 TillN一唸訓(xùn)尼否允徉計(jì)熬l同步慣 CQI廣CQI t 1;一北許計(jì)適椅測(cè)杲否(O1HER3 =>" -

9、)；大亍邱 訐救值皆霽備H紳旳邑Fjlw 活10 和“ UM"計(jì)熬戈于i葷1沁空仆IT CQI 二 0 TMTM COTT ' LFl l笆眩fig ftd InfoWar" iriLj. j 匚Mticdl Wdiidiig a Eftct ft 號(hào)屮pEztl±|FN.linful Jklu.就”鼻 flLa T.斑 3&Ide圖2.1.2源程序輸入窗口 十進(jìn)制計(jì)數(shù)器源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT1

10、0 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THEN CQI := (OTHERS =>'0');-計(jì)數(shù)器異步復(fù)位ELSIF CLK'EVENT A

11、ND CLK='1' THEN -檢測(cè)時(shí)鐘上升沿IF EN = '1' THEN -檢測(cè)是否允許計(jì)數(shù)(同步使能)IF CQI < 9 THEN CQI := CQI + 1;-允許計(jì)數(shù),檢測(cè)是否小于9ELSE CQI := (OTHERS =>'0');-大于 9,計(jì)數(shù)值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT <= '1'-計(jì)數(shù)大于9，輸出進(jìn)位信號(hào)ELSE COUT <= '0'END IF;CQ <= CQI;-將計(jì)數(shù)值向端口輸出END

12、 PROCESS;END behav;(3)文件存盤選擇File tSave As命令，找到已建立的文件夾 E: jsq，存盤文件名應(yīng)與實(shí)體的名字一致，即CNT1Q 其界面窗口如圖2.1.3所示。LIBRARY IEEE;V3E IEEE.STL LOGrC_ll£4.ALL;USE IEEE WTD_LOGIC_UNSiEN£T)_ kLJ.EtrTIT7 CUT10 ISPORT (CLKPSTEN :睥存在(I)COUT : OUT STD LOGIC END CMT10;ARCHITECTURE behav OF ft LG IMPRtKESS (CLK, RST.

13、 E VARIABLE CQI : £SESINIF RST = '1' THE ELSIF CLK1 EVEN!IF EN = 1 l1 TTIF CQI < 9 1C<ELSEEND IFEND IF;END TF;if car :ELSEEND IF; CQ <- COI;EWt) PROCESS;END butiGV;9 THEt岡上鄰居我的文牯我戲電啟1cHTia俁存慄存類型加:VHDL Fil$ (x. vtd；*. vhdl)取消¥ Create new BrofEct based on I his lih圖2.1.3 文件存

14、盤單擊“否(N)”按鈕，則按以下方法進(jìn)入創(chuàng)建工程流程。2.1.2創(chuàng)建工程使用New Project Wizard可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計(jì)實(shí)體的名稱，還可以指定要在工程中使用的設(shè)計(jì)文件、其他源文件、用戶庫(kù)和 EDA工具，以及目標(biāo)器件系列和具體器件等。(1 )打開建立新工程管理窗選擇File tNewPreject Wizard工具選項(xiàng)創(chuàng)建設(shè)計(jì)工程命令，即彈出“工程設(shè)置” 對(duì)話框如圖2.1.4所示，單擊對(duì)話框最上第一欄右側(cè)的“”按鈕，找到文件夾E:jsq ，選種已存盤的文件 CNT1Q再單擊打開按鈕，既出現(xiàn)如圖 2.4.1所示的設(shè)置情況。對(duì)話框中第一行表示工程所在的工

15、作庫(kù)文件夾，第二 行表示此項(xiàng)工程的工程名，第三行表示頂層文件的實(shí)體名。圖 2.1.4 利用 New Preject Wizard 創(chuàng)建工程 CNT10(2) 將設(shè)計(jì)文件加入工程中單擊圖2.1.4中下方的Next按鈕，出現(xiàn)如圖2.1.5所示的對(duì)話框，在彈出的對(duì)話框中單擊File name欄的按鈕，將與工程相關(guān)的所有VHD文件加入此工程，加入完成后單擊Next按鈕。此工程加入的方法有 兩種：第一種是單擊 Add All按鈕，將設(shè)定的工程目錄中的所有VHD文件加入到工程文件欄中；第二種方法是單擊“ Add”按鈕，從工程目錄中選出相關(guān)的VHD文件。Nbt Froject Tigard: &d.

16、d Files fpag：& 2 of 5叫詞丹討 I hr ri-inri hljni. ia> =irr fr irirli.-|i= in lh» 卩'njrf PH < 1d Al fr .=dri 訓(xùn) 北-葉）fi 尹 in ih- pfQIKt dfcectov to the profeot. Note; youi skvays add d筍ign fiks to the project latehFile ftarneccntl O.vhdFile rbamecnt10.vhdTypeVHDL FileUser Ibibrariie-Spec

17、ify tk*e paJh nmes： of arty n&n-deJaulf libraries.< BackNtxi >Finish圖2.1.5 將所有的工程VHD文件加入此工程圖(3) 選擇仿真器、綜合器和目標(biāo)器件的類型單擊圖2.1.5中Next按鈕，即彈出如圖2.1.6所示的仿真器和綜合器及目標(biāo)器件對(duì)話框。其仿真器和綜合器及目標(biāo)器件設(shè)置如圖 2.1.6所示。首先在Famil欄選芯片系列，在此選Cyclone系列,在有效器件 列表中選擇專用器件,分別選擇封裝形式為PQFP,引腳輸出240,器件速度級(jí)別為8,選擇此系列的具體芯 片是EP1C6Q240C8,這里EP1C表

18、示Cyclone系列及此器件的規(guī)模。設(shè)計(jì)完成后單擊 Finish按鈕。Seect the nd ievce jou 換nt tc target lor compilatbri.器件系列clcnsEe*ni”：t devicft/寧 Adto device seecl-sd hy (he Fitter7 Specific device detected in 'Available devces' li對(duì)PackagepqFPFfnsuni：JSjeedgsde:dLots voltage1 5/Siov' in "vailaht device1 lift雨 Sn

19、o advanced devices 廠 H ardCop compatibfe grip在電戲器件列表 中選擇專用書件Name| LEs1血阿E=1G6Q24OCB5980321602EP：12Q240C8/12060S39E162Available devcesEf器忤r Cocmiort HevceHqrdCopy II' |P Linr-it D 5P S(RA-1 to H<rdCopvll d? /ice r-: scjcsQJ<F i r*i 益;圖2.1.6 仿真器和綜合器類型設(shè)置圖（4）工具設(shè)置.單擊圖2.1.6中的Next按鈕后，彈出圖2.1.7所示工具

20、設(shè)置窗口 ，此窗口有3項(xiàng)選擇.EDA design en try/sy nthesis用于選擇輸入的 HD類型和綜合工具.EDA simulatio n 用于選擇仿真工具 .EDAtiming analysis tool用于選擇時(shí)序分析工具，這是除Cyclone自含的所有設(shè)計(jì)工具以外的外加的工具，因此，如果都不做選擇，表示選擇Cyclone自含的所有工具.在此例中這3項(xiàng)都不做選擇，單擊Next后即彈 出圖2.1.8所示”工程設(shè)置統(tǒng)計(jì)”窗口 .最后單擊圖2.1.8中Finish,即已設(shè)定好此工程，并出現(xiàn)CNT1啲 工程管理窗口 .Quartus n將工程信息存儲(chǔ)在工程配置文件中，它包含有關(guān)Qua

21、rtus n工程的所有信息，包括設(shè)計(jì)文件、波形文件、Sig na1Tap n文件、內(nèi)存初始化文件等，以及構(gòu)成工程的編譯器、仿真器和軟件構(gòu)建 設(shè)置。建立工程后，可以使用工具欄的Project tADD/RemoveFiles Project頁(yè)在工程中添加和刪除、設(shè)計(jì)其它文件，在執(zhí)行 Quartus n 的 Analysis &Synthesis期間， Quartus n將按 ADD/Remove FilesProject頁(yè)中顯示的順序處理文件。圖2.1.7工具設(shè)置窗口圖2.1.8“工程設(shè)置統(tǒng)計(jì)”窗口2.1.3編譯前設(shè)置選擇FPGA目標(biāo)芯片。目標(biāo)芯片的選擇也可以這樣來實(shí)現(xiàn)：選擇Assign

22、memts菜單中的settings項(xiàng)，可以彈出圖2.1.9對(duì)話框。選擇配置器件的工作方式。單擊圖 2.1.9中的Device & Pin Options按鈕，進(jìn)入選擇窗，這將彈出Device & Pin Options窗口，其對(duì)話框如圖 2.1.10所示。在Configuration選項(xiàng)頁(yè)，選擇配置器件為EPCS4其配置模式可選擇Active Serial。這種方式只對(duì)專用的Flash技術(shù)的配置器件（專用于Cyclone系列FPGA的EPCS4和EPCS1等）進(jìn)行編程。注意，PC機(jī)對(duì)FPGA的直接配置方式都是JTAG方式，而對(duì)于FPGA進(jìn)行所謂"掉電保護(hù)式”編程通常有

23、兩種：主動(dòng)串行模式（AS Mode）和被動(dòng)串行模式（PS Mode）。對(duì) EPCS1/EPCS4勺編程必須用 AS Modeo圖2.1.9選擇FPGA目標(biāo)芯片圖2.1.10選擇配置器件工作方式圖2.1.4全程編譯Quartus II編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)，邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置， 以及時(shí)序分析。在這一過程中，將設(shè)計(jì)項(xiàng)目適配到 FPGA/CPLD目標(biāo)器中， 同時(shí)產(chǎn)生多種用途的輸出文件， 如功能和時(shí)序信息文件、 器件編程的目標(biāo)文件等。 編譯器首先檢查出工 程設(shè)計(jì)文件中可能錯(cuò)誤信息， 供設(shè)計(jì)者排除。然后產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文

24、件。編譯前首先選擇Processi ng 菜單的 Start Compilation 項(xiàng)，啟動(dòng)全程編譯。這里所謂的全程編譯（Compilation ）包括以上提到的 Quartus II對(duì)設(shè)計(jì)輸入的多項(xiàng)處理操作，其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文 件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序 分析等。編譯過程中要注意工程管理窗下方的“ Processing ”欄中的編譯信息。如果工程中的文件有錯(cuò)誤，啟動(dòng)編譯后在下方的Processing處理欄中會(huì)顯示出來，如圖2.1.11所示。對(duì)于Processing欄顯示出的語句格式錯(cuò)誤，可雙擊錯(cuò)誤信息條文，即彈出對(duì)應(yīng)的v

25、hdl文件，在深色標(biāo)記條處即為文件中的錯(cuò)誤，再次進(jìn)行編譯直至排除所有錯(cuò)誤。如果編譯成功，可以見到如圖2.1.11所示的工程管理窗的左上角顯示了工程cnt10的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等。最下欄是編譯處理信息；中欄（CompilationReport欄）是編譯報(bào)告項(xiàng)目選擇菜單，點(diǎn)擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。圖2.1.11全程編譯后信息圖2.1.5時(shí)序仿真對(duì)工程編譯通過后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。以VWF文件方式的仿真流程的詳細(xì)步驟如下：（1）打

26、開波形編輯器。選擇菜單 File中的New項(xiàng)，在New窗口中選擇 Other Files 中的VectorWaveform File 如圖2.1.12所示，單擊 OK按鈕，即出現(xiàn)空白的波形編輯器如圖2.1.13所示，注意將窗口擴(kuò)大，以利觀察。AHDLInckjdeFileBlock Symbol FileChain Description File Hewadecirril Intel-Formall File Logic Ardlzer I nterfce Fite Memory Initialisation FileSignalTap II FileSiRiopss Design Cons

27、traints File T d Scitft FileT 訓(xùn) FileVector Waveform FileOiKCancel圖2.1.12選擇編輯矢量波形文件圖2.1.13波形編輯器(2) 設(shè)置仿真時(shí)間區(qū)域，對(duì)于時(shí)序仿真來說，將仿真時(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域上十分重要。通常設(shè)置時(shí)間范圍在數(shù)十微妙間。首先在Edit菜單中選擇End Time項(xiàng)，即彈出如圖2.1.14所示窗口。在此例中整個(gè)仿真時(shí)間設(shè)置為10卩s,單擊0K按鈕結(jié)束設(shè)置。圖2.1.14設(shè)置仿真時(shí)間長(zhǎng)度（3）將工程 CNT10的端口信號(hào)節(jié)點(diǎn)選入波形編輯器中。方法是首先選擇View菜單中的UtilityWin dows項(xiàng)的Node

28、 Fin der項(xiàng)。彈出的對(duì)話框如圖 2.1.15所示，在Filter 框中選Pi ns : all （通常已 默認(rèn)選此項(xiàng)），然后單擊List按鈕，于是在下方的 Nodes Found窗口中出現(xiàn)設(shè)計(jì)中的 CNT10工程的所有 端口引腳名。圖2.1.15CNT10的信號(hào)節(jié)點(diǎn)Nodes Found窗口。單擊波形窗（注意：左鍵放大，右鍵縮小 ）,2.1.16所示，這時(shí)仿真時(shí)間橫坐注意如果此對(duì)話框中的“List ”不顯示CNT10工程的端口引腳名，需要重新編譯一次，即選擇Processing宀Start Compilation，然后再重復(fù)以上操作過程。最后，用鼠標(biāo)將重要的端口節(jié)點(diǎn)CLK、EN RST

29、COUT和輸出總線信號(hào)CQ分別拖到波形編輯窗，結(jié)束后關(guān)閉 左側(cè)的“全屏顯示”按鈕，使全屏顯示，并單擊“放大縮小”按鈕后 再用鼠標(biāo)在波形編輯區(qū)域右鍵單擊，使仿真坐標(biāo)處于適當(dāng)位置，如圖標(biāo)設(shè)定在數(shù)十微秒數(shù)量級(jí)。設(shè)定仿真時(shí)間寬度，選擇Edit項(xiàng)及其End time選項(xiàng)，在End time選擇窗中Master Tmn&Baf：9.5 nsPointer:123.2 nsInterval113.7 ns Stat:OpsEnd100 usNsr-1 PS40 JC1 0呂3C.0 ie130.0 as160. 0 hei200. 0 ps2S.51jy cueMlRSTEJT|±| EO

30、UT叱心I J£> 0圖2.1.16拖入節(jié)點(diǎn)后波形編輯器(4) 波形文件存盤。選擇File中的Save as,將以默認(rèn)名為CNTIO.vwf的波形文件存入文件夾E:jsq中,即出現(xiàn)如圖2.1.17所示的激勵(lì)波形文件存盤窗口。IX保存在(1): cJjsqT 莒Cj圍我最近的文檔a我酌電腦網(wǎng)L上鄰屆丈件名(S) 保存類型:Vector Waveform Fi le 0. vwf)If Add fie to current yraject圖2.1.17 vwf 激勵(lì)波形文件存盤(5)編輯輸入波形(輸入激勵(lì)信號(hào))之變成藍(lán)色條，再單擊左列的時(shí)鐘設(shè)置鍵。用鼠標(biāo)左鍵單擊圖2.1.16所示窗

31、口的時(shí)鐘信號(hào)名CLK使，即彈出如圖2.1.18時(shí)鐘脈沖周期及占空比設(shè)置窗口，在圖中的上部份是已經(jīng)設(shè)置好了的仿真時(shí)間區(qū)域?yàn)?0卩s，這里不需要改變，下部分CLK的時(shí)鐘周期設(shè)置為50ns； Clock窗口中的Duty cycle 是占空比，默認(rèn)為 50，即50%占空比。然后再分別設(shè)置EN和RST的電平，RST為復(fù)位端，EN為使能端。最后設(shè)置好的激勵(lì)信號(hào)波形如圖2.1.19所示。圖2.1.18時(shí)鐘脈沖周期及占空比設(shè)置窗口圖2.1.19設(shè)置好的激勵(lì)信號(hào)波形圖（6）總線數(shù)據(jù)格式設(shè)置。單擊如圖2.1.19所示的輸出信號(hào)“ CQ左旁的“ +”，則能展開此總線中的所有信號(hào)；如果雙擊此“+”號(hào)左旁的信號(hào)標(biāo)記，將

32、彈出對(duì)該信號(hào)數(shù)據(jù)格式設(shè)置的對(duì)話框如圖2.1.20所示。在該對(duì)話框的 Radix欄有4種選擇，這里可選擇無符號(hào)十進(jìn)制整數(shù)Un sig ned Decimal表達(dá)方式。最后對(duì)波形文件再次存盤。Kode Prop&rtles圖2.1.20信號(hào)數(shù)據(jù)格式設(shè)置圖(7) 仿真方式的選擇在Quartur n軟件中仿真方式有兩種，功能仿真和時(shí)序仿真，此例選擇功能仿真，方法是：在工具欄中選擇processing 宀Simulater Tool即彈出如圖2.1.21 仿真方式選擇窗口，在窗口 Simulater mode處是時(shí)序仿真和功能仿真選擇窗口，此例選擇功能仿真Fu nctio nl 。選好后單擊Ge

33、n erate Fu nctio nalSimulater Nellist按鈕，再單擊確定按鈕，最后再單擊圖2.1.21中的start按鈕，即完成仿真方式的確定。圖2.1.21仿真方式選擇窗口(8) 仿真器參數(shù)設(shè)置選擇菜單Assig nment宀Sett in gs,即彈出如圖2.1.22選擇仿真參數(shù)設(shè)置窗口，此例中選擇的參數(shù)如圖2.1.22所示。5iniulatar SettingsSimullation mode: FunctionalSimulation inputcntl D.vwfAdd multiple files.Simulation period Run simulation uniil all 里mctm stiniJi ars used廠 End timudatun at:審 utomticall