數(shù)字電子技術(shù)實(shí)驗(yàn)報(bào)告-基于Quartus-II的硬件描述語言電路設(shè)計(jì)

1、數(shù)字電子技術(shù)基礎(chǔ)實(shí)驗(yàn)報(bào)告題目：實(shí)驗(yàn)四 基于quartus ii的硬件描述語言電路設(shè)計(jì)小組成員：小組成員：一、實(shí)驗(yàn)四 基于quartus ii的硬件描述語言電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?）學(xué)習(xí)并掌握硬件描述語言vhdl；熟悉門電路的邏輯功能，并用硬件描述語言 實(shí)現(xiàn)門電路的設(shè)計(jì)。2）熟悉中規(guī)模器件譯碼器的邏輯功能，用硬件描述語言實(shí)現(xiàn)其設(shè)計(jì)。3）熟悉時(shí)序電路計(jì)數(shù)器的邏輯功能，用硬件描述語言實(shí)現(xiàn)其設(shè)計(jì)。4）熟悉分頻電路的邏輯功能，并用硬件描述語言實(shí)現(xiàn)其設(shè)計(jì)。、實(shí)驗(yàn)要求要求1：參考“參考內(nèi)容1”中給出的與門源程序，編寫一個(gè)異或門邏輯電路。1） 用quartustt波形仿真驗(yàn)證；2）下載到deo開發(fā)板驗(yàn)證。要求2

2、：參考“參考內(nèi)容2”中給出的將8421bcd碼轉(zhuǎn)換成0-9的七段碼譯碼器源 程序，編寫一個(gè)將二進(jìn)制碼轉(zhuǎn)換成0-e的七段碼譯碼器。1）用quartusii波形仿 真驗(yàn)證；2）下載到deo開發(fā)板，利用開發(fā)板上的數(shù)碼管驗(yàn)證。要求3：參考“參考內(nèi)容3”屮給出的四位二進(jìn)制計(jì)數(shù)器的源程序，編寫一個(gè)計(jì)數(shù) 器實(shí)現(xiàn)0-e計(jì)數(shù)。用quartusii波形仿真驗(yàn)證；要求4：參考“參考內(nèi)容4”中給出的50m分頻器的源程序，編寫一個(gè)能實(shí)現(xiàn)占空 比50%的5m和50m分頻器即兩個(gè)輸出，輸岀信號(hào)頻率分別為10hz和1hz。下載到deo 開發(fā)板驗(yàn)證。（提示：利用deo板上己有的50m品振作為輸入信號(hào)，通過開發(fā)板上 兩個(gè)的led

3、燈觀察輸出信號(hào)）。電路框圖如下：10赭茲閃爍1赫茲閃爍要求5：利用已經(jīng)實(shí)現(xiàn)的vhdl模塊文件，頂層文件采用原理圖設(shè)計(jì)方法，實(shí)現(xiàn) 0-e計(jì)數(shù)自動(dòng)循環(huán)顯示,頻率lllz和10hz可以切換。（提示:如何將viidl模塊 文件在頂層原理圖文件中引用，參考參考內(nèi)容5）三、實(shí)驗(yàn)設(shè)備（1）電腦一臺(tái)；（2）數(shù)字電路實(shí)驗(yàn)箱;（3）數(shù)據(jù)線一根。!1!實(shí)驗(yàn)原理1. vhdl具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的 邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描 述。vhdl支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言 所不能比擬的。viidl還支持各種設(shè)計(jì)方

4、法，既支持自底向上的設(shè)計(jì)，又支持自 頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。2. vhdl具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，乂可以描述 門級(jí)電路。而描述既可以采用行為描述、寄存器傳輸播述或結(jié)構(gòu)播述，也可以采 用三者混合的混合級(jí)描述。另外，vhdl支持慣性延遲和傳輸延遲，還可以準(zhǔn)確 地建立硬件電路模型。viidl支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶 來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。3. vhdl是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具 所支持，使得設(shè)計(jì)描述的移植成為可能。4. vhdl采用基于庫（library）的設(shè)計(jì)方

5、法，可以建立各種可再次利用的模 塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫 中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流 和共享，減少硬件電路設(shè)計(jì)。五、實(shí)驗(yàn)內(nèi)容1、(要求一)(1) vhdl語言描述：-1library ieee；2 use ieeestd_logtc_1164 all;3 -4 h entity exa3_xor is5 hport(arb:instd_logic;e c：out std_logic7；丁 end exa3_xor;8 _9 barchitecture fwm of exa3_xor is10 hbegin

6、11 c<=a xor b;12 end;|（2）原理圖（multisim和quartusii中繪制的原理圖）:2、（要求二）（1）vhdl語言描述:pismay iu£use itte. std.logicl 1c4. au;a extity exaa_8421k>cd_f isa port(dau_in:ix std.l0gic3tct0a(3 domfto 0); di»_oux:0ot std-lo示wwto 0);exd e*a2 64<lbcd f;a arcxmctoi a btcix a proet3s(cun.btgixacase dau

7、o 051fvx of exaa_8421t>c<f isin)_in is8 1011011011001100110011001oooo1111oooo111000000001111111sssess999999991999991000000-； 1111001°； 0100100-； 0110000/ 0011001-j 0010010-; 0000010° 11110w; 0000000*; 0010000-； 0001000-； 0000011/ 1000110*; 0100001: oooono-i mniriexd case;exd pr0c1ss;

8、do fvx;(2) 原理圖(multisim和quartusii中繪制的原理圖):(3) 波形圖:ul.0.1a 0a 01111 jnlnurr m n ni i i i r i l-nlhlj-lnlnln2a 0：1i.1:1jn 二廠ja33a 01-1丄 11r:l.0a 0r i n_r-i-i n i ln irrni51k 0rli1m 1 tlrmr-lttirnl_j052a 0j rl nl n r'"in im5.33a。ni nu-1 nin_lnn5.4】a 0i n i-lj-irin15.5)a 01 1lj-tlt 1iinn<>

9、;106a 1l_lj i lju ； lui in nlju3、(要求三)(1) vhdl語言描述:1234678910111213141516171819202122232425li3rary ieee;use ieeestd_logic_1164.all;use ieeestd【logicunstgned.all： entity exa3_15_counter ishport(elk,rst:in stdlogic;dout: out stdlogicvector(3 downto 0); cout:out std_l0gic)7end exa3 15 counter;architect

10、ure fwm of exa3_15_counter is signal qi:std_logic_vector(3 downto 0)；hbegin"process(cljcrrst) 3eginif rst « 'o' then ql<=(others=>'0 *);cout<= * 0； elsif elk'event and cdc-'l* thenqk-ql+l；cout<-'o'if qi >= n1110n then ql<=(others=>，0);cout&l

11、t;1； end if;end if;end process;dout<-q1；|end fwm;de(2)原理圖(multisim和quartusii中繪制的原理圖):(3) 波形圖:4、(要求四)(1) vhdl語言描述:lisrart iltt;zst ittr.std logic 1164.all;4 a dttity 皿心0«丄 10divider is5 o port zh: nr stdzlwiciecik.otrt.ihcocrr std.logicj7 elk os lcht:on std logic);8 £xd c*a3 5cs 1 10 div

12、ider«99 o archmcitre fv» of exa3_50«_l_10_dividex is10 cc«5tajrr a:i)tttgol:*<soooooo;11 cokstmtt al 0: ixttcul: >2500000;3igxal tap:std_logic;sigkxl o>10:std_d0gic;o bcgdto ?roct3s(clk,tmp)vxmable cout:ixttgtt:»0;variable coutl0:icttger:«0;be6ixqif clkt-txt xx

13、d elk®*!* ttoxcout:*cou*l;oir cout<»b thdf taaikio"atlsir cout<aa2 tjzx tasp<=t"a&i3e cautzo;eyd ir； coutlo: *coutl0*ljair eoutl0<>b10 thex tapiwo口oilsit eou10<m10a2 tsx hplxt，ozlsz coaelo:/exd ir；exd ir；£xd process;clk©utclkoulcht<«t»

14、plo/ dfd(2)原理圖(multisim和quartusii中繪制的原理圖)：5、(要求五)(1) vhdl語言描述:1lzbrary ittl；zsl im. std_logic_114. mx;44ottity exa： s0> 1 10 divider issopcrt(clk：n stddogic;eelk_pur_lht:0(7t std_l0gic;7dk oat lohizoctt std logic);bacd exa 331 ojdivide x i910oarcsittcrai fvx of gjsox丄 10vider is11comstmfr x：ixtxg

15、&:<2500c000712ccwtaxt b10:ixttgsl:«<5coooo:13sxgxxl np：ytd-l0gig14sisxxl xxplo:std.locic;isab£gix1aprocess (elk, imp)17liable cou:drtec«:»0;ievamabxz cc«io：nrrt«a：»o；19bkgxx2021oir dkt.w amd clk«flf them 23qifthex tanp<=0r24qilsir uob5皤 thex rxp&l

16、t;=,ltj2sokus cou：*0;2627ekd m20corlo: coulol;29ait cacrlg<«*10 thzx anplwo:30atlsir courl6oloa2 tjzx anplw31onst courioxo；3233nro it：34exd ifjasqtd pr0cx33/cl k_out_l hkrwp;37dk_out_lcht<-t3nplo;38exd12345678910111213141516171819202122232425library ieee；use ieeestd_l0gtc_1164.all;use iee

17、estdlogtc【unstgned.all; entity exa3_15_counter ish port(clkrrst:in stdlogic;dout： out stdlogicvector(3 downto 0);cout:out std_l0gic)7end exa3_15_counter;harchitecture fwm of exa3_15_counter issignal qi:stdlogicvector(3 downto 0);hbegin一 h process(clkrrst)beginsif rst = 'o' then ql<=(other

18、s=>out<0；helsif elk'event and clk='l thenqk-ql+l；cout<-'o'hif qi >- n1110r then ql<-(others->'0);cout<-'1end if;end if;end process;dout<«q1;end fwm;1 lis5uay itte;2 zst im.std_logic.11 4.all;33 a drrrry cx>3_b421bcd_f is4 o pc«t(data-in:&#

19、187; yrozlogicj-tctoro dowto 0)jdi>_<mr:0?t std.logicjitctor(c dowto 0)j"m exa3_b421bcd_f;e9 jachrrectrri s or exa： sulbcd f is10a bcgix11a proctssgs-s)12btcnr13ocase data.in is14a 015511e174216219wzx-0000-«>di>-out<»-1000000-j20xjzx-0001-»>dis.out<«-xni

20、001w;<1a w!zx-0010->di3_ouvc-0100100-jxjzib 0011 3>di3_out<s 0110000 ;22xhtx-0100-«>dia_ouvc«-c011001*j24wzx-0101*«>di>_ouvc»-0010010-a25wk»-：110-»>di>_out<»-0000010wjwhex-0111-8>di>_ou<»-ini000-j27wjzx-iooos.ous-ooooooo-j26w!2x-1001-»>di32out<«-0010000-j29w!sx-1010-«>di3_out<«-0001000-|30xken-1011-«xii3_ouvc«-0000011-j31wjzn-1100->dis_out<=w1000110*;32w