基于FPGA技術(shù)的微波爐控制器

1、基于FPGA技術(shù)的微波爐控制器*大學(xué)*學(xué)院現(xiàn)代電子系統(tǒng)設(shè)計(jì)*系（院）*專業(yè)題目：基于FPGA技術(shù)的微波爐控制器學(xué)生姓名： 班級(jí)： 學(xué)號(hào)： 指導(dǎo)教師： 完成日期： 年 月摘 要 本文介紹了應(yīng)用FPGA芯片和硬件描述語言（VHDL）設(shè)計(jì)微波爐控制器系統(tǒng)的方法。系統(tǒng)使用VHDL編程實(shí)現(xiàn)各底層模塊的功能，頂層的設(shè)計(jì)采用圖形輸入完成。本文主要闡述模塊化設(shè)計(jì)的思想和狀態(tài)圖的描述方法，以及它們?cè)谟布枋稣Z言中的應(yīng)用，并展示了其在Quartus開發(fā)系統(tǒng)下的仿真結(jié)果和燒寫到EPM570T100C5后的現(xiàn)象。 主要有以下幾個(gè)模塊：狀態(tài)控制器KZQ、數(shù)據(jù)裝載器ZZQ、烹調(diào)計(jì)時(shí)器JSQ、顯示譯碼器YMQ47以及分頻器

2、和動(dòng)態(tài)顯示電路。 該控制器具有系統(tǒng)復(fù)位、狀態(tài)控制、時(shí)間設(shè)定、烹飪計(jì)時(shí)、動(dòng)態(tài)顯示譯碼等功能。 關(guān)鍵字：FPGA;VHDL;微波爐；控制器；狀態(tài)圖；定時(shí)器目 錄1.緒論11.1任務(wù)的提出11.2設(shè)計(jì)的基本要求11.3設(shè)計(jì)的目的和意義12.系統(tǒng)總體設(shè)計(jì)22.1系統(tǒng)總體方案設(shè)計(jì)22.2系統(tǒng)功能模塊描述（具體的電路圖和VHDL設(shè)計(jì)文件將在附件中給出）23.系統(tǒng)詳細(xì)設(shè)計(jì)23.1 狀態(tài)控制器KZQ的設(shè)計(jì)23.2 數(shù)據(jù)裝載器ZZQ的設(shè)計(jì)53.3 烹調(diào)計(jì)時(shí)器JSQ的設(shè)計(jì)53.4 顯示譯碼器YMQ47的設(shè)計(jì)54系統(tǒng)仿真64.1狀態(tài)轉(zhuǎn)換控制器KZQ仿真圖64.2數(shù)據(jù)裝載器ZZQ仿真圖64.3計(jì)時(shí)器JSQ仿真74.4

3、顯示譯碼器YMQ47仿真圖85.設(shè)計(jì)總結(jié)86.參考文獻(xiàn)87.附件97.1整體的原理圖97.2各個(gè)基本模塊的VHDL語言972.1分頻器97.2.2控制器KZQ107.2.3裝載器ZZQ117.2.4計(jì)時(shí)器JSQ，和其中需用到的DCNT6和DCNT10127.2.5譯碼器YMQ47157.2.6動(dòng)態(tài)顯示電路需要用到的DCNT4和decoder15171.緒論隨著人民生活水平的提高，微波爐開始進(jìn)入越來越多的家庭，它給人們的生活帶來了極大的方便。它省事、省電、方便和衛(wèi)生。作為現(xiàn)代的烹飪工具，微波爐控制器體現(xiàn)著它的重要性能指標(biāo)。目前大部分微波爐控制器采用單片機(jī)進(jìn)行設(shè)計(jì)，電路比較復(fù)雜，性能不夠靈活。本文

4、采用先進(jìn)的EDA技術(shù)，利用Quartus工作平臺(tái)和VHDL設(shè)計(jì)語言，設(shè)計(jì)了一種新型的微波爐控制器系統(tǒng)。該控制器具有系統(tǒng)復(fù)位、狀態(tài)控制、時(shí)間設(shè)定、烹飪計(jì)時(shí)、動(dòng)態(tài)顯示譯碼等功能。1.1任務(wù)的提出設(shè)計(jì)一個(gè)微波爐控制器1.2設(shè)計(jì)的基本要求（1）七段數(shù)碼管及發(fā)光二極管完成微波爐的定時(shí)及狀態(tài)顯示；（2）控制器的輸入信號(hào)包括定時(shí)控制信號(hào)、定時(shí)數(shù)據(jù)的輸入、復(fù)位信號(hào)、開始煮飯的控制信號(hào)等；（3）其他（我們自己添加了測(cè)試數(shù)碼管是否能夠正常顯示的TEST信號(hào)）。1.3設(shè)計(jì)的目的和意義目前大部分微波爐控制器采用單片機(jī)進(jìn)行設(shè)計(jì)，電路比較復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA技術(shù)，利用Quartus工作平臺(tái)和VHDL設(shè)

5、計(jì)語言，設(shè)計(jì)了一種新型的微波爐控制器系統(tǒng)。該控制器具有系統(tǒng)復(fù)位、狀態(tài)控制、時(shí)間設(shè)定、烹飪計(jì)時(shí)、動(dòng)態(tài)顯示譯碼等功能。2.系統(tǒng)總體設(shè)計(jì)2.1系統(tǒng)總體方案設(shè)計(jì)根據(jù)該微波爐控制器的功能設(shè)計(jì)要求，本系統(tǒng)可由以下6個(gè)模塊組成：1.分頻器； 2.狀態(tài)控制器KZQ；3. 數(shù)據(jù)裝載器ZZQ；4. 烹調(diào)計(jì)時(shí)器JSQ；5. 顯示譯碼器YMQ47；6.動(dòng)態(tài)顯示電路。其內(nèi)部組成原理圖如圖1所示。圖12.2系統(tǒng)功能模塊描述（具體的電路圖和VHDL設(shè)計(jì)文件將在附件中給出）各個(gè)模塊的功能介紹（1）分頻器fenpinqi模塊的功能是實(shí)現(xiàn)對(duì)實(shí)驗(yàn)箱上的50Mhz的分頻，是整個(gè)系統(tǒng)能夠正常顯示的基礎(chǔ)。(2) 狀態(tài)控制器KZQ的功能是

6、控制微波爐工作過程中的狀態(tài)轉(zhuǎn)換，并發(fā)出有關(guān)控制信息；輸入信號(hào)為CLK、TEST、START、SET_T、RESET和DONE，輸出信號(hào)為L(zhǎng)D_DONE、LD_CLK、LD_8888和COOK信號(hào)。 （3) 數(shù)據(jù)裝載器ZZQ的功能是根據(jù)KZQ發(fā)出的控制信號(hào)選擇定時(shí)時(shí)間、測(cè)試數(shù)據(jù)或烹調(diào)完成信息的裝入。(4) 計(jì)時(shí)器JSQ的功能是負(fù)責(zé)烹調(diào)過程中的時(shí)間遞減計(jì)數(shù)，并提供烹調(diào)完成時(shí)的狀態(tài)信號(hào)供KZQ產(chǎn)生烹調(diào)完成信號(hào)。(5) 顯示譯碼器YMQ47的功能就是負(fù)責(zé)將各種顯示信息的BCD轉(zhuǎn)換成七段數(shù)碼管顯示的驅(qū)動(dòng)信息編碼。需要譯碼的信息有：數(shù)字09，字母d、o、n、E。(6)動(dòng)態(tài)顯示電路的功能是將顯示譯碼器YMQ

7、47驅(qū)動(dòng)信息編碼在數(shù)碼管有限的條件下顯示出來。3.系統(tǒng)詳細(xì)設(shè)計(jì)3.1 狀態(tài)控制器KZQ的設(shè)計(jì) 狀態(tài)控制器KZQ的功能是控制微波爐工作過程中的狀態(tài)轉(zhuǎn)換，并發(fā)出有關(guān)控制信息，因此我們可用一個(gè)狀態(tài)機(jī)來實(shí)現(xiàn)它。經(jīng)過對(duì)微波爐工作過程中的狀態(tài)轉(zhuǎn)換條件及輸出信號(hào)進(jìn)行分析，我們可得到其狀態(tài)轉(zhuǎn)換圖如圖2所示，其輸入、輸出端口如圖3所示。圖2 KZQ的狀態(tài)轉(zhuǎn)換圖圖3 KZQ的輸入、輸出端口圖 3.2 數(shù)據(jù)裝載器ZZQ的設(shè)計(jì) ZZQ的輸入、輸出端口如圖4所示，根據(jù)其應(yīng)完成的邏輯功能，它本質(zhì)上就是一個(gè)三選一數(shù)據(jù)選擇器。本設(shè)計(jì)采用一個(gè)進(jìn)程來完成，但由于三個(gè)被選擇的數(shù)據(jù)只有一個(gè)來自輸入端口，因此另兩個(gè)被選擇的數(shù)據(jù)則通過在

8、進(jìn)程的說明部分定義兩個(gè)常數(shù)來產(chǎn)生。圖4 ZZQ的輸入、輸出端口圖3.3 烹調(diào)計(jì)時(shí)器JSQ的設(shè)計(jì) 烹調(diào)計(jì)時(shí)器JSQ為減數(shù)計(jì)數(shù)器，其最大計(jì)時(shí)時(shí)間為59:59。因此我們可用兩個(gè)減計(jì)數(shù)十進(jìn)制計(jì)數(shù)器DCNT10和兩個(gè)減計(jì)數(shù)六進(jìn)制計(jì)數(shù)器DCNT6級(jí)聯(lián)構(gòu)成。3.4 顯示譯碼器YMQ47的設(shè)計(jì) 本顯示譯碼器YMQ47不但要對(duì)數(shù)字09進(jìn)行顯示譯碼，還要對(duì)字母d、o、n、E進(jìn)行顯示譯碼，其譯碼對(duì)照表如表1所示。表1 YMQ47的譯碼對(duì)照表 4系統(tǒng)仿真4.1狀態(tài)轉(zhuǎn)換控制器KZQ仿真圖4.2數(shù)據(jù)裝載器ZZQ仿真圖4.3計(jì)時(shí)器JSQ仿真因?yàn)橛?jì)時(shí)器是由兩個(gè)減計(jì)數(shù)十進(jìn)制計(jì)數(shù)器DCNT10和兩個(gè)減計(jì)數(shù)六進(jìn)制計(jì)數(shù)器DCNT6級(jí)

9、聯(lián)構(gòu)成，所以，先完成兩個(gè)減計(jì)數(shù)十進(jìn)制和六進(jìn)制計(jì)數(shù)器的仿真。以下分別是兩減計(jì)數(shù)器的功能仿真圖。十進(jìn)制計(jì)數(shù)器DCNT10仿真圖六進(jìn)制計(jì)數(shù)器DCNT6仿真圖在前面仿真正確的基礎(chǔ)上，生成相應(yīng)的元件，對(duì)兩計(jì)數(shù)器進(jìn)行級(jí)聯(lián)，進(jìn)行編譯、仿真得到仿真結(jié)果圖。下圖是對(duì)59分59秒的仿真結(jié)果。由以上仿真結(jié)果可以看出，該JSQ模塊實(shí)現(xiàn)了烹調(diào)計(jì)時(shí)的定時(shí)作用。4.4顯示譯碼器YMQ47仿真圖5.設(shè)計(jì)總結(jié)本設(shè)計(jì)使用Quartus軟件進(jìn)行編寫，并在實(shí)驗(yàn)箱上實(shí)現(xiàn)。本設(shè)計(jì)有六個(gè)小模塊模塊，也可以分成兩個(gè)大模塊，一個(gè)模塊是由KZQ、ZZQ、JSQ組成的，這個(gè)模塊是本設(shè)計(jì)的基本，另一個(gè)模塊是有分頻器、譯碼器、動(dòng)態(tài)顯示電路組成的，這個(gè)

10、模塊是為了配合實(shí)驗(yàn)箱。第一次實(shí)驗(yàn)的時(shí)候，發(fā)現(xiàn)管腳不夠分配，知道這是因?yàn)閷?shí)驗(yàn)箱上只有一個(gè)靜態(tài)顯示數(shù)碼管，有8個(gè)動(dòng)態(tài)顯示數(shù)碼管。于是，進(jìn)行改進(jìn)，在原來的基礎(chǔ)上增加了動(dòng)態(tài)顯示模塊。第二次實(shí)驗(yàn)的時(shí)候，發(fā)現(xiàn)數(shù)碼管跳的過快，基本分辨不出來數(shù)字的變化，于是，想到是分頻分的不夠，于是，又改了一下分頻器的分頻系數(shù)。最后一次實(shí)驗(yàn)時(shí)，能夠正確的進(jìn)行顯示，并能夠完成系統(tǒng)復(fù)位、狀態(tài)控制、時(shí)間設(shè)定、烹飪計(jì)時(shí)、動(dòng)態(tài)顯示譯碼等功能。唯一的缺陷是，當(dāng)計(jì)時(shí)到00:00時(shí)，顯示燈是滅了一下，然后繼續(xù)亮。這是需要改進(jìn)的地方。對(duì)于時(shí)間的設(shè)定，我們雖然沒有實(shí)現(xiàn)鍵盤控制，但是我們可以通過軟件進(jìn)行設(shè)置，并不是通過接地或者接高電平寫死了，而是

11、可以改變的。我們自己添加了測(cè)試數(shù)碼管是否能夠正常顯示的TEST信號(hào)。6.參考文獻(xiàn)1譚會(huì)生，張昌凡。EDA技術(shù)及其應(yīng)用M.西安：西安電子科技大學(xué)出版社2江思敏.VHDL數(shù)字電路及系統(tǒng)設(shè)計(jì).北京：機(jī)械工業(yè)出版社3*院現(xiàn)代電子設(shè)計(jì)課本和實(shí)驗(yàn)指導(dǎo)書7.附件7.1整體的原理圖7.2各個(gè)基本模塊的VHDL語言72.1分頻器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpinqi is port (nreset:in std_logic; clk:in std_logic; co:out

12、std_logic; qcnt:buffer std_logic_vector(19 downto 0) ); end fenpinqi; architecture behave of fenpinqi is begin process(clk,nreset) begin if(nreset='0')then qcnt<="00000000000000000000" elsif(clk'event and clk='1')then qcnt<=qcnt+1; end if; end process; co<=qcnt

13、(19); end behave;7.2.2控制器KZQ-KZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY KZQ ISPORT(RESET,SET_T,START,TEST,CLK,DONE:IN STD_LOGIC; COOK,LD_8888,LD_CLK,LD_DONE:OUT STD_LOGIC);END ENTITY KZQ;ARCHITECTURE BEHAVE OF KZQ IS TYPE STATE_TYPE IS(IDLE,LAMP_TEST,SET_CLOC

14、K,TIMER,DONE_MSG); SIGNAL NXT_STATE,CURR_STATE:STATE_TYPE; BEGIN PROCESS(CLK,RESET) IS BEGIN IF RESET='1' THEN CURR_STATE<=IDLE; ELSIF CLK'EVENT AND CLK='1' THEN CURR_STATE<=NXT_STATE; END IF; END PROCESS; PROCESS(CLK,CURR_STATE,SET_T,START,TEST,DONE) IS BEGIN NXT_STATE<

15、=IDLE; -DEFAULT NEXT STATE IS IDLE; LD_8888<='0' LD_DONE<='0' LD_CLK<='0' COOK<='0' CASE CURR_STATE IS WHEN LAMP_TEST=> LD_8888<='1' COOK<='0' WHEN SET_CLOCK=> LD_CLK<='1' COOK<='0' WHEN DONE_MSG => LD_D

16、ONE<='1' COOK<='0' WHEN IDLE=> IF(TEST='1') THEN NXT_STATE<=LAMP_TEST; LD_8888<='1' ELSIF SET_T='1' THEN NXT_STATE<=SET_CLOCK; LD_CLK<='1' ELSIF (START='1') AND (DONE='0') THEN NXT_STATE<=TIMER; COOK<='1&#

17、39; END IF; WHEN TIMER=> IF DONE='1' THEN NXT_STATE<=DONE_MSG; LD_DONE<='1' ELSE NXT_STATE<=TIMER; COOK<='1' END IF; END CASE; END PROCESS;END ARCHITECTURE BEHAVE;7.2.3裝載器ZZQ-ZZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY ZZ

18、Q IS PORT(DATA1: IN STD_LOGIC_VECTOR(15 DOWNTO 0); LD_8888:IN STD_LOGIC; LD_CLK: IN STD_LOGIC; LD_DONE:IN STD_LOGIC; DATA2:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); LOAD:OUT STD_LOGIC);END ENTITY ZZQ;ARCHITECTURE BHV OF ZZQ IS BEGINPROCESS(DATA1,LD_8888,LD_CLK,LD_DONE)IS CONSTANT ALL_8:STD_LOGIC_VECTOR(15

19、DOWNTO 0):="1000100010001000" CONSTANT DONE:STD_LOGIC_VECTOR(15 DOWNTO 0):= "1010101111001101" VARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN LOAD<=LD_8888 OR LD_DONE OR LD_CLK; TEMP:=LD_8888 & LD_DONE & LD_CLK; CASE TEMP IS WHEN "100" => DATA2<=ALL_

20、8;-LOAD_8888 =1 WHEN "010" => DATA2<=DONE;-LOAD_DONE WHEN "001" => DATA2<=DATA1;-LOAD_CLK WHEN OTHERS=> NULL; END CASE; END PROCESS;END ARCHITECTURE BHV; 7.2.4計(jì)時(shí)器JSQ，和其中需用到的DCNT6和DCNT10-JSQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL

21、;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY JSQ IS PORT(COOK:IN STD_LOGIC; DATA3:IN STD_LOGIC_VECTOR(15 DOWNTO 0); LOAD:IN STD_LOGIC; CLK:IN STD_LOGIC; SEC_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEC_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); MIN_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); MIN_H:OUT STD_LOGIC_VECTOR(3 DOWNTO

22、 0); DONE:OUT STD_LOGIC);END ENTITY JSQ;ARCHITECTURE ART OF JSQ IS COMPONENT DCNT10 IS PORT(CLK,LOAD,ENA:IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC); END COMPONENT DCNT10; COMPONENT DCNT6 IS PORT(CLK,LOAD,ENA:IN STD_LOGIC; DATAI

23、N:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END COMPONENT DCNT6; SIGNAL NEWCLK:STD_LOGIC; SIGNAL S1:STD_LOGIC; SIGNAL S2:STD_LOGIC; SIGNAL S3:STD_LOGIC; SIGNAL S4:STD_LOGIC; BEGIN U1:DCNT10 PORT MAP(CLK,LOAD,COOK,DATA3(3 DOWNTO 0),SEC_L,S1); U2:DC

24、NT6 PORT MAP(S1,LOAD,COOK,DATA3(7 DOWNTO 4),SEC_H,S2); U3:DCNT10 PORT MAP(S2,LOAD,COOK,DATA3(11 DOWNTO 8),MIN_L,S3); U4:DCNT6 PORT MAP(S3,LOAD,COOK,DATA3(15 DOWNTO 12),MIN_H,S4); DONE<=S4 AND S3 AND S2 AND S1; END ARCHITECTURE ART;-DCNT6.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LO

25、GIC_UNSIGNED.ALL; ENTITY DCNT6 IS PORT(CLK:IN STD_LOGIC; LOAD:IN STD_LOGIC; ENA: IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT: OUT STD_LOGIC );END ENTITY DCNT6; ARCHITECTURE ART OF DCNT6 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(

26、CLK,LOAD,ENA) IS BEGIN IF LOAD='1' THEN CQI<=DATAIN; ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI="0000" THEN CQI<="0101" ELSE CQI<=CQI-'1' END IF; END IF; END IF;END PROCESS; PROCESS(CLK,CQI) IS BEGIN IF CLK'EVENT AND C

27、LK='1' THEN IF CQI="0000" THEN CARRY_OUT<='1' ELSE CARRY_OUT<='0' END IF; END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART;-DCNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DCNT10 IS PORT(CLK:IN STD_LOGIC; LOAD:IN S

28、TD_LOGIC; ENA: IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT: OUT STD_LOGIC );END ENTITY DCNT10; ARCHITECTURE ART OF DCNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,LOAD,ENA) IS BEGIN IF LOAD='1' THEN CQI<=DATAIN;

29、 ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THEN IF CQI="0000" THEN CQI<="1001" ELSE CQI<=CQI-'1' END IF; END IF; END IF; END PROCESS; PROCESS(CLK,CQI) IS BEGIN IF CLK'EVENT AND CLK='1' THEN IF CQI="0000" THEN CARRY_OUT<=

30、'1'ELSE CARRY_OUT<='0'END IF; END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART;7.2.5譯碼器YMQ47-YMQ47.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YMQ47 IS PORT(AIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); EN

31、D ENTITY YMQ47;ARCHITECTURE ART OF YMQ47 IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN "0000"=>DOUT7<="0111111" -顯示0的ga WHEN "0001"=>DOUT7<="0000110" -1 WHEN "0010"=>DOUT7<="1011011" -2 WHEN "0011"=>DOUT7<

32、="1001111" -3 WHEN "0100"=>DOUT7<="1100110" -4 WHEN "0101"=>DOUT7<="1101101" -5 WHEN "0110"=>DOUT7<="1111101" -6 WHEN "0111"=>DOUT7<="0000111" -7 WHEN "1000"=>DOUT7<=&quo

33、t;1111111" -8 WHEN "1001"=>DOUT7<="1101111" -9 WHEN "1010"=>DOUT7<="1011110" -d WHEN "1011"=>DOUT7<="1011100" -o WHEN "1100"=>DOUT7<="1010100" -n WHEN "1101"=>DOUT7<="111

34、1001" -E WHEN OTHERS=>DOUT7<="0000000" END CASE; END PROCESS;END ARCHITECTURE ART;7.2.6動(dòng)態(tài)顯示電路需要用到的DCNT4和decoder-cntm4.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cntm4 is port (ci:in std_logic; nreset:in std_logic; clk:in std_logic; co:out std_logic; q