數(shù)字集成電路第7章 動態(tài)CMOS邏輯電路

1、精選ppt第七章第七章 動態(tài)動態(tài)CMOS邏輯電路邏輯電路 n動態(tài)邏輯電路的特點動態(tài)邏輯電路的特點n預(yù)充預(yù)充求值的動態(tài)求值的動態(tài)CMOS電路電路n多米諾多米諾CMOS電路電路n時鐘同步時鐘同步CMOS電路電路精選ppt靜態(tài)電路靜態(tài)電路 vs. 動態(tài)電路動態(tài)電路 動態(tài)電路動態(tài)電路是指電路中的一個或多個節(jié)點的是指電路中的一個或多個節(jié)點的值是由存儲在值是由存儲在電容電容上的電荷來決定的上的電荷來決定的； 靜態(tài)電路靜態(tài)電路是指電路的所有節(jié)點都有到地或是指電路的所有節(jié)點都有到地或到電源的到電源的電阻電阻通路通路；精選ppt靜態(tài)邏輯靜態(tài)邏輯 vs. 動態(tài)邏輯動態(tài)邏輯n靜態(tài)邏輯靜態(tài)邏輯 穩(wěn)定的輸入信號使穩(wěn)定的

2、輸入信號使MOS管保持在導(dǎo)通或截止?fàn)顟B(tài)，管保持在導(dǎo)通或截止?fàn)顟B(tài)，維持穩(wěn)定的輸出狀態(tài)，維持穩(wěn)定的輸出狀態(tài)，信號可長期保持信號可長期保持；q動態(tài)邏輯動態(tài)邏輯即使撤掉輸入信號，輸出狀態(tài)在一定時間即使撤掉輸入信號，輸出狀態(tài)在一定時間內(nèi)仍可保持，但最終內(nèi)仍可保持，但最終不能長期保持不能長期保持。撤掉輸入信號，則輸出信號不存在。撤掉輸入信號，則輸出信號不存在。利用利用電容的存儲效應(yīng)電容的存儲效應(yīng)來保存信息；來保存信息；精選pptCMOS動態(tài)邏輯的特點動態(tài)邏輯的特點n比比CMOS邏輯晶體管數(shù)少，減小了芯片面積；邏輯晶體管數(shù)少，減小了芯片面積；q提高電路工作速度；提高電路工作速度；q比靜態(tài)邏輯快，比類比靜態(tài)邏

3、輯快，比類NMOS邏輯功耗低；邏輯功耗低；q仍是仍是CMOS邏輯，為無比邏輯；邏輯，為無比邏輯；精選ppt動態(tài)邏輯動態(tài)邏輯 vs. CMOS邏輯邏輯n優(yōu)點優(yōu)點: : 管子數(shù)少，面積小，速度快；管子數(shù)少，面積小，速度快； 產(chǎn)生泄漏電流，影響動態(tài)節(jié)點的信號保持；產(chǎn)生泄漏電流，影響動態(tài)節(jié)點的信號保持；q缺點：缺點： 出現(xiàn)電荷分享現(xiàn)象，造成信號丟失；出現(xiàn)電荷分享現(xiàn)象，造成信號丟失； 需要時鐘信號控制電路的工作，增加設(shè)計難度；需要時鐘信號控制電路的工作，增加設(shè)計難度；精選ppt預(yù)充預(yù)充求值動態(tài)邏輯求值動態(tài)邏輯 vs. 類類NMOS邏輯邏輯 可以說是在類可以說是在類NMOS電路的基礎(chǔ)上發(fā)展起來的。電路的基

4、礎(chǔ)上發(fā)展起來的。 也是也是只用一個只用一個NMOS(或或PMOS)邏輯塊實現(xiàn)邏輯邏輯塊實現(xiàn)邏輯功能功能，而把，而把另一邏輯塊用單個另一邏輯塊用單個PMOS(或或NMOS)管代管代替替。 不同的是不同的是負(fù)載管負(fù)載管不是常通的，而是不是常通的，而是受時鐘信號的受時鐘信號的控制控制；而且；而且對邏輯功能塊也增加了時鐘信號的控制對邏輯功能塊也增加了時鐘信號的控制。精選ppt預(yù)充預(yù)充求值的動態(tài)求值的動態(tài)CMOS電路電路精選ppt預(yù)充預(yù)充求值動態(tài)電路的基本構(gòu)成求值動態(tài)電路的基本構(gòu)成 把靜態(tài)把靜態(tài)CMOS邏輯直接轉(zhuǎn)換為類邏輯直接轉(zhuǎn)換為類NMOS邏輯，邏輯，再把類再把類NMOS電路中的常通電路中的常通PMO

5、S負(fù)載器件改換為負(fù)載器件改換為由一時鐘信控制的由一時鐘信控制的PMOS負(fù)載管負(fù)載管。 在實現(xiàn)邏輯功能的在實現(xiàn)邏輯功能的下拉支路中增加一由同一時鐘控制下拉支路中增加一由同一時鐘控制的的NMOS管管 。NM(c) 預(yù)充預(yù)充-求值動態(tài)電路求值動態(tài)電路(b) 類類NMOS電路電路PulldownNetwork AB(a) CMOS靜態(tài)電路靜態(tài)電路精選ppt求值晶體管求值晶體管 如不加該求值晶體如不加該求值晶體管，則當(dāng)時鐘控制的管，則當(dāng)時鐘控制的PMOS器件在對輸出器件在對輸出充電的過程中，可能充電的過程中，可能會在上拉路徑和下拉會在上拉路徑和下拉路徑之間產(chǎn)生競爭。路徑之間產(chǎn)生競爭。 在在下拉路徑中增加

6、一個用時鐘控制的下拉路徑中增加一個用時鐘控制的NMOS管管，則只在則只在PMOS器件被關(guān)閉之后才導(dǎo)通，才可實現(xiàn)邏輯器件被關(guān)閉之后才導(dǎo)通，才可實現(xiàn)邏輯求值；故，該求值；故，該NMOS管又稱為管又稱為求值晶體管求值晶體管。精選ppt精選ppt預(yù)充預(yù)充求值動態(tài)電路的一般結(jié)構(gòu)求值動態(tài)電路的一般結(jié)構(gòu)（富（富NMOS/富富PMOS 電路）電路）精選ppt精選ppt預(yù)充預(yù)充求值動態(tài)電路的一般結(jié)構(gòu)求值動態(tài)電路的一般結(jié)構(gòu)（富（富NMOS電路）電路）OutABCMpMNonoff1offon(AB+C)In1In2PDNIn3MNMpOutCL預(yù)充預(yù)充求值動態(tài)求值動態(tài)門的一般結(jié)構(gòu)門的一般結(jié)構(gòu)預(yù)充預(yù)充求值求值A(chǔ)OI

7、動態(tài)門動態(tài)門精選ppt預(yù)充預(yù)充-求值的動態(tài)求值的動態(tài)CMOS與非門與非門精選ppt預(yù)充預(yù)充求值電路中的電荷分享問題求值電路中的電荷分享問題 對于預(yù)充對于預(yù)充-求值的動態(tài)電路，若輸入信號在求值階段變化，可能會引起求值的動態(tài)電路，若輸入信號在求值階段變化，可能會引起電荷分享問題，使輸出信號受到破壞電荷分享問題，使輸出信號受到破壞。精選ppt預(yù)充預(yù)充求值電路的級連求值電路的級連 當(dāng)用多級動態(tài)邏輯門去實現(xiàn)復(fù)雜功能時，不能用富當(dāng)用多級動態(tài)邏輯門去實現(xiàn)復(fù)雜功能時，不能用富NMOS與富與富NMOS直接級聯(lián)，直接級聯(lián)，對于富對于富NMOS電路，輸出節(jié)點預(yù)充的高電平可以使下一級電路中的電路，輸出節(jié)點預(yù)充的高電平

8、可以使下一級電路中的NMOS管導(dǎo)通，管導(dǎo)通，可能引起誤操作，破壞電路的正常輸出。可能引起誤操作，破壞電路的正常輸出。精選ppt 為了避免預(yù)充為了避免預(yù)充-求值動態(tài)電路在預(yù)充期間不真實輸出影響下一級電路的求值動態(tài)電路在預(yù)充期間不真實輸出影響下一級電路的邏輯操作，富邏輯操作，富NMOS與富與富NMOS電路不能直接級聯(lián)，而是采取富電路不能直接級聯(lián)，而是采取富NMOS和和富富PMOS交替級聯(lián)的方法，或者采用靜態(tài)反相器隔離，即采用多米諾電路。交替級聯(lián)的方法，或者采用靜態(tài)反相器隔離，即采用多米諾電路。精選ppt時鐘信號的設(shè)計時鐘信號的設(shè)計 動態(tài)短路必須有時鐘控制。時鐘信號的最高頻率由電路的充、放電時動態(tài)短

9、路必須有時鐘控制。時鐘信號的最高頻率由電路的充、放電時間限制；時鐘信號的最低頻率受存儲電荷保持時間限制。間限制；時鐘信號的最低頻率受存儲電荷保持時間限制。與靜態(tài)反相器上升時間相同與靜態(tài)反相器上升時間相同精選ppt時鐘頻率的限制時鐘頻率的限制 要使電路正常工作，時鐘信號為低電平時間必須大于電路上升時間；要使電路正常工作，時鐘信號為低電平時間必須大于電路上升時間；時鐘信號為高電平時間必須大于電路的下降時間。時鐘信號為高電平時間必須大于電路的下降時間。 如果時鐘占空比為如果時鐘占空比為1：1，則半周期時間由充放電時間中較長的一個限制。，則半周期時間由充放電時間中較長的一個限制。 如果在求值時如果在求

10、值時NMOS邏輯塊不存在邏輯塊不存在導(dǎo)通通路，輸出為高，導(dǎo)通通路，輸出為高，由于電路中存在各種由于電路中存在各種泄漏電流，將輸出節(jié)泄漏電流，將輸出節(jié)點電容上存儲的電荷點電容上存儲的電荷泄放，時間越長，電泄放，時間越長，電荷泄漏越多，高電平荷泄漏越多，高電平下降越顯著。如果允下降越顯著。如果允許高電平下降許高電平下降20%，則由此可以限定輸出則由此可以限定輸出最長保持時間。最長保持時間。精選ppt時鐘信號的產(chǎn)生時鐘信號的產(chǎn)生 真正的單向時鐘電路中，不存在兩相時鐘偏移引起的信號競爭問題。但真正的單向時鐘電路中，不存在兩相時鐘偏移引起的信號競爭問題。但是會由于時鐘信號延遲引起是會由于時鐘信號延遲引起

11、各個部分工作的不同步各個部分工作的不同步。對于小的局部電路模塊，。對于小的局部電路模塊，時鐘信號線的時鐘信號線的Rc延遲很小，影響不大；但是對于整個芯片來說，時鐘信號線延遲很小，影響不大；但是對于整個芯片來說，時鐘信號線的的RC延遲將變得不可忽略，會嚴(yán)重影響整個數(shù)字系統(tǒng)的可靠工作。因此，延遲將變得不可忽略，會嚴(yán)重影響整個數(shù)字系統(tǒng)的可靠工作。因此，對對時鐘信號線要精心設(shè)計時鐘信號線要精心設(shè)計。 由于時鐘信號要控制芯片上各部分電路工作，因此扇出系數(shù)非常大。為提由于時鐘信號要控制芯片上各部分電路工作，因此扇出系數(shù)非常大。為提高驅(qū)動能力，并避免由于負(fù)載不均勻引起到達(dá)各個電路的時鐘延遲不一致，高驅(qū)動能力

12、，并避免由于負(fù)載不均勻引起到達(dá)各個電路的時鐘延遲不一致，時鐘信號必須經(jīng)過多級反相器構(gòu)成的緩沖器，而且采用時鐘信號必須經(jīng)過多級反相器構(gòu)成的緩沖器，而且采用樹狀結(jié)構(gòu)樹狀結(jié)構(gòu)。 時鐘信號源可以使芯片內(nèi)部產(chǎn)生的，也可以從片外送入。片內(nèi)時鐘發(fā)生器時鐘信號源可以使芯片內(nèi)部產(chǎn)生的，也可以從片外送入。片內(nèi)時鐘發(fā)生器用用環(huán)形振蕩器電路環(huán)形振蕩器電路來實現(xiàn)。來實現(xiàn)。 精選ppt時鐘信號的產(chǎn)生和分布時鐘信號的產(chǎn)生和分布精選ppt精選ppt精選ppt多米諾（多米諾（Domino）CMOS電路電路精選ppt多米諾（多米諾（Domino）CMOS電路電路 多米諾多米諾CMOS電路由一級預(yù)充電路由一級預(yù)充-求值動態(tài)邏輯門加

13、一級靜態(tài)求值動態(tài)邏輯門加一級靜態(tài)CMOS反相反相器構(gòu)成。由于經(jīng)過反相器輸出，提高了輸出驅(qū)動能力，也解決了富器構(gòu)成。由于經(jīng)過反相器輸出，提高了輸出驅(qū)動能力，也解決了富NMOS與富與富NMOS動態(tài)電路不能直接級聯(lián)的問題。動態(tài)電路不能直接級聯(lián)的問題。精選ppt多米諾（多米諾（Domino）CMOS電路電路=0=0是預(yù)充階段，使是預(yù)充階段，使V1V1為高電平，輸出低電平；為高電平，輸出低電平；當(dāng)當(dāng)=1時，若時，若A=B=1，則，則M1，M2和和MN1構(gòu)成下拉通路導(dǎo)通，使構(gòu)成下拉通路導(dǎo)通，使V1放電到低電平，放電到低電平，反相后輸出高電平。反相后輸出高電平。 若兩個信號不全為高，則輸出保持為低電平。若兩

14、個信號不全為高，則輸出保持為低電平。精選ppt多米諾多米諾CMOS電路的特點電路的特點 由于富由于富NMOSNMOS多米諾電路在預(yù)充期間的輸出為低電平，它不會使下級多米諾電路在預(yù)充期間的輸出為低電平，它不會使下級NMOSNMOS管導(dǎo)通，因管導(dǎo)通，因此富此富NMOSNMOS的多米諾電路直接級聯(lián)不會影響下一級電路正常工作。的多米諾電路直接級聯(lián)不會影響下一級電路正常工作。精選ppt精選ppt精選ppt精選ppt精選ppt多輸出多米諾電路多輸出多米諾電路一個復(fù)雜的邏輯功能塊可以看作由多個子邏輯塊串、并聯(lián)組成。一個復(fù)雜的邏輯功能塊可以看作由多個子邏輯塊串、并聯(lián)組成。不僅可以將動態(tài)電路中整個邏輯塊的結(jié)果經(jīng)

15、反相器輸出，還可以將其中子邏輯塊的不僅可以將動態(tài)電路中整個邏輯塊的結(jié)果經(jīng)反相器輸出，還可以將其中子邏輯塊的結(jié)果也經(jīng)過反相器輸出。結(jié)果也經(jīng)過反相器輸出。精選ppt多輸出多米諾電路實現(xiàn)多輸出多米諾電路實現(xiàn)4位進(jìn)位鏈位進(jìn)位鏈精選ppt時鐘同步時鐘同步CMOS電路電路(C2MOS)精選ppt時鐘同步時鐘同步CMOS電路電路(C2MOS)Mn1Mp1INVDDMp2Mn2VoutCLCA在靜態(tài)在靜態(tài)CMOS邏輯門的上拉和邏輯門的上拉和下拉通路中分別增加一個受反相時下拉通路中分別增加一個受反相時鐘控制的鐘控制的P管和管和N管管，構(gòu)成一，構(gòu)成一與時與時鐘同步的鐘同步的CMOS邏輯門邏輯門； 這種時鐘同步的這

16、種時鐘同步的CMOS反相器不反相器不是按照預(yù)充是按照預(yù)充-求值的方式，而是求值的方式，而是求值求值-保持保持； 精選ppt時鐘時鐘 同步同步CMOS電路的工作原理電路的工作原理Mn1Mp1InVDDMp2Mn2OutCL1q時，時，求值階段求值階段：CMOSCMOS邏輯門正常工作，邏輯門正常工作，實現(xiàn)邏輯實現(xiàn)邏輯求值求值；0q時，時，保持階段保持階段： CMOSCMOS電路停止求值，電路停止求值，依靠結(jié)點電依靠結(jié)點電容保持信息容保持信息；q工作方式工作方式： 求值求值保持保持 Hold onEvaluateclockInOutHold onEvaluate精選ppt時鐘同步時鐘同步 CMOS電

17、路的級聯(lián)電路的級聯(lián)n兩級時鐘兩級時鐘CMOS電路要電路要交替級聯(lián)交替級聯(lián)，時鐘互為反相時鐘互為反相，使相鄰兩級電路分別處于保持和求值階段使相鄰兩級電路分別處于保持和求值階段，以避，以避免信號競爭。免信號競爭。Mn1Mp1INVDDMp2Mn2Mn1Mp1VDDMp2Mn2Out2CLOut1Out1:HoldOut2:EvalOut1:EvalOut2:HoldclockInOut1:HoldOut2:EvalOut1:EvalOut2:HoldOut1Out2精選ppt時鐘時鐘 同步同步CMOS電路中的電荷共享電路中的電荷共享n時，時，求值階段求值階段：1 同理，同理，CL和和CA間的電荷共

18、享會使應(yīng)保持為間的電荷共享會使應(yīng)保持為0的輸出低電平的輸出低電平上升上升。Mn1Mp1INVDDMp2Mn2OutCLCBCA0q 時，時，保持階段保持階段：若輸入為若輸入為0，則輸出結(jié)點電容，則輸出結(jié)點電容CL被被充電為充電為VDD； 此時由于此時由于Mn1導(dǎo)通，導(dǎo)通，Mn2截止，內(nèi)部截止，內(nèi)部結(jié)點電容結(jié)點電容CB被放電至被放電至0；若此時輸入由若此時輸入由01，則，則Mn2導(dǎo)通，導(dǎo)通， Mn1截止，截止，電容電容CL和和CB并聯(lián)，并聯(lián)，發(fā)生電荷共享發(fā)生電荷共享，使應(yīng)保持為高電平的輸出電平下降使應(yīng)保持為高電平的輸出電平下降；精選ppt 電路中電荷共享的解決電路中電荷共享的解決 n將時鐘控制的

19、一對將時鐘控制的一對MOS管接到輸出結(jié)點上管接到輸出結(jié)點上；q 時，時，求值階段求值階段：若輸入為若輸入為0，則輸出結(jié)點電容，則輸出結(jié)點電容CL被充電為被充電為VDD；1Mn2Mp2INVDDMp1Mn1OutCLCBCA 同理，同理，CL和和CA間也不會發(fā)生電荷共享使應(yīng)保持為間也不會發(fā)生電荷共享使應(yīng)保持為0的輸出的輸出低電平上升；低電平上升；0q 時，時，保持階段保持階段：此時由于此時由于Mn1導(dǎo)通，導(dǎo)通，Mn2截止，截止，內(nèi)部結(jié)點電容內(nèi)部結(jié)點電容CB與與CL間共享，但此間共享，但此時上拉支路導(dǎo)通，可持續(xù)充電；時上拉支路導(dǎo)通，可持續(xù)充電；2C MOS 若此時輸入由若此時輸入由01，則，則Mn

20、2導(dǎo)通，但導(dǎo)通，但Mn1截止，電容截止，電容CL和和CB間不會發(fā)生電荷共享；間不會發(fā)生電荷共享；精選ppt精選ppt精選pptn在在CMOS靜態(tài)邏輯門的輸入端增加時鐘控制的靜態(tài)邏輯門的輸入端增加時鐘控制的 CMOS傳輸門也可以實現(xiàn)時鐘同步傳輸門也可以實現(xiàn)時鐘同步CMOS電路；電路； 電路的另一種形式電路的另一種形式2C MOSInOut精選ppt時鐘時鐘 同步同步CMOS電路的特點電路的特點n保持了靜態(tài)保持了靜態(tài)CMOS電路的對稱和互補性能；電路的對稱和互補性能；n輸出可與任何電路的輸入端級聯(lián)；輸出可與任何電路的輸入端級聯(lián)；n輸入可接受任何電路的輸出信號；輸入可接受任何電路的輸出信號；精選pp

21、tNORA和和TSPC電路電路精選ppt兩相時鐘信號偏移引起的信號競爭兩相時鐘信號偏移引起的信號競爭 動態(tài)時鐘電路中常采用兩相時鐘動態(tài)時鐘電路中常采用兩相時鐘和和； 它們的延遲可能不同；它們的延遲可能不同； 或：負(fù)載可能不匹配；或：負(fù)載可能不匹配； 造成兩相時鐘的偏移造成兩相時鐘的偏移 使使和和 在某一時刻為相同的值；在某一時刻為相同的值； 導(dǎo)致電路出現(xiàn)信號競爭；導(dǎo)致電路出現(xiàn)信號競爭； 電路無法正常工作；電路無法正常工作；精選ppt避免信號競爭的設(shè)計避免信號競爭的設(shè)計n精心設(shè)計時鐘信號的路徑，盡量減小時鐘的偏移；精心設(shè)計時鐘信號的路徑，盡量減小時鐘的偏移；q改進(jìn)動態(tài)電路的結(jié)構(gòu)設(shè)計，使其不受時鐘

22、偏移的改進(jìn)動態(tài)電路的結(jié)構(gòu)設(shè)計，使其不受時鐘偏移的 影響；影響； 這種電路稱為這種電路稱為無競爭動態(tài)電路（無競爭動態(tài)電路（no race， NORA）。精選pptNORA動態(tài)動態(tài)CMOS電路基本結(jié)構(gòu)電路基本結(jié)構(gòu)n由預(yù)充由預(yù)充求值的富求值的富NMOSNMOS邏輯和富邏輯和富PMOSPMOS邏輯交替級聯(lián)構(gòu)成一動態(tài)邏輯級；邏輯交替級聯(lián)構(gòu)成一動態(tài)邏輯級；n富富NMOSNMOS邏輯級和富邏輯級和富PMOSPMOS邏輯級的時鐘控制互為反相；邏輯級的時鐘控制互為反相；q最后再級聯(lián)一時鐘同步最后再級聯(lián)一時鐘同步CMOSCMOS反相器作為鎖存器。反相器作為鎖存器。精選ppt 相相 CMOS NORA邏輯邏輯np-

23、CMOS Logicp blocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3 Logic2C MOSOut3精選ppt 相相 NORA動態(tài)動態(tài)CMOS電路工作原理電路工作原理n 時，時，保持階段保持階段：結(jié)點結(jié)點out1通過通過Mp1預(yù)充電至預(yù)充電至VDD，而結(jié)點，而結(jié)點out2通過通過Mn2預(yù)放電至預(yù)放電至0；時鐘同步；時鐘同步CMOS電路不工作，處于保持電路不工作，處于保持 狀態(tài)；狀態(tài)；0工作方式工作方式：預(yù)充預(yù)充求值和求值求值和求值保持的結(jié)合保持的結(jié)合1q 時，時，求值階段求值階段：富富NMOS級和富級和富PMOS級結(jié)束預(yù)充電過程，進(jìn)入邏輯級結(jié)束預(yù)充電過程，

24、進(jìn)入邏輯 求值階段；時鐘同步求值階段；時鐘同步CMOS電路將輸入信號反相輸出；電路將輸入信號反相輸出；q整個電路整個電路在在 期間求值期間求值，故稱為，故稱為 相塊相塊 ；1精選pptNORA動態(tài)動態(tài)CMOS電路工作原理電路工作原理q在時鐘信號由低變換至高時，所有級聯(lián)的在時鐘信號由低變換至高時，所有級聯(lián)的NMOS邏輯級和邏輯級和PMOS邏輯級一個接一個地定值；邏輯級一個接一個地定值；q對于時鐘同步對于時鐘同步CMOS鎖存器，在求值階段實際上鎖存器，在求值階段實際上 只有一相時鐘起作用；故只有一相時鐘起作用；故C2MOS 反相器的輸出不反相器的輸出不 會受到前級預(yù)充電信號的干擾，也不會受到時鐘會

25、受到前級預(yù)充電信號的干擾，也不會受到時鐘 和和 信號偏移的影響，因此避免了信號競爭。信號偏移的影響，因此避免了信號競爭。精選pptNORA CMOS邏輯的特點邏輯的特點n每個動態(tài)邏輯級的輸出不需要靜態(tài)每個動態(tài)邏輯級的輸出不需要靜態(tài)CMOS反相反相器，且與多米諾邏輯兼容；器，且與多米諾邏輯兼容；q交替級聯(lián)交替級聯(lián)可實現(xiàn)一個可實現(xiàn)一個流水線操作的復(fù)雜系統(tǒng)；流水線操作的復(fù)雜系統(tǒng)； 流水線系統(tǒng)的交替段流水線系統(tǒng)的交替段可處理連續(xù)的輸入數(shù)據(jù)可處理連續(xù)的輸入數(shù)據(jù)。由于采用了。由于采用了時鐘同步時鐘同步CMOS鎖存器，使前級電路模塊輸出保持不變時后級鎖存器，使前級電路模塊輸出保持不變時后級電路模塊求值，電路

26、模塊求值，保證了輸入和輸出信號的穩(wěn)定保證了輸入和輸出信號的穩(wěn)定。段段段clock 段： 保持 段： 定值 段： 定值 段： 保持 段： 保持 段： 定值 段： 定值 段： 保持精選pptNORA CMOS邏輯的交替級聯(lián)邏輯的交替級聯(lián)n含含 相段和相段和 相段；相段；n富富NMOSNMOS級由時鐘信號控制，富級由時鐘信號控制，富PMOSPMOS級由反相時級由反相時鐘信號控制；鐘信號控制；n兩相控制的邏輯塊交替級連兩相控制的邏輯塊交替級連； 精選pptp blocksp blocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水線系統(tǒng)的流水線系統(tǒng)的 段段定值發(fā)生在定值發(fā)生在=1期間；期間；精選pptp blocksp blocksMp1Mp2MN1MN2Out1Out2Mn4Mp4VDDMp3Mn3Out3NORA流水線系統(tǒng)的流水線系統(tǒng)的 段段定值發(fā)生在定值發(fā)生在=0期間；期間；精選ppt真單相時鐘電路真單相時鐘電路（TSPC，ture single phase clock）n在在NORA的基礎(chǔ)上發(fā)展起來，但每一級只采用的基礎(chǔ)上發(fā)展起來，但每一級只采用一種一種MOS管網(wǎng)絡(luò)和一相時鐘驅(qū)動；管網(wǎng)絡(luò)和一相時鐘驅(qū)動；q避免了信號的交疊或偏移，故可避免信號的競避免了信號的交疊或偏移，故可避免信號的競爭；爭；q