實用多功能數(shù)字時鐘設計匯總

1、西安郵電大學數(shù)字系統(tǒng)設計實驗課程設計報告書2013-2014學年第一學期專業(yè):自動化班級:學號姓名實用多功能數(shù)字時鐘設計一、設計要求數(shù)字鐘具有整點報時和校時功能。(1)以4位LERDB：碼管顯示時、分，時為24進制。(2)時、分顯示數(shù)字之間以小數(shù)點間隔，小數(shù)點以1Hz頻率、50%T空比的亮、滅規(guī)律表示秒計時。(3)整點報時采用蜂鳴器實現(xiàn)。每當整點前控制蜂鳴器以低頻鳴響4次，響1s、停1s,直到整點前一秒以高頻響1s,整點時結束。(4)采用兩個按鍵分別控制“校時”或“校分”。按下“校時”鍵時，時顯示值以023循環(huán)變化；按下“校分”鍵時，分顯示值以059循環(huán)變化，但時顯示值不能變化。二、背景知識介

2、紹(1) VerilogHDL簡介VerilogHDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。VerilogHDL語言具有下述描述能力：設計的行為特性、設計的數(shù)據(jù)流特性、設計的結構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，VerilogHDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。VerilogHDL語言不僅定義了語法

3、，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結構。VerilogHDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，VerilogHDL語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。當然，完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。(2) Modelsim簡介Modelsim仿真工具是Model公司開發(fā)的。它支持Verilog、VHDLA及他們的混合仿真，它可以將整個程序分步執(zhí)行，使設計者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任

4、何步驟任何時刻都可以查看任意變量的當前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比quartus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。(3) Quartus工程說明創(chuàng)建工程時，路徑中不允許有中文。DeviceSelecttfieferralyanddeviceyouwanttotargetforcompiation,Vouca”instaiadditionaldeviceawortwiththeInstaiDevicesccrwuandcniheTookmenu.Device familyFamily: CydoneilDevicffs: All

5、Target deviceO Auto device selected by the FitterI pedfic device selected n Available devices 1stM Show advanced deucesOther: n/algration Devices,.,HardCepy:QevicEandpnOptons,Ayalabkdsvicjes:NameCoreVoltageLEsUserI/OsMemoryBitsEmbeddedmultiplier9-btelementsEPX8QM6C81.2V|能56138165&8|361EP2C3Q2OBIBl.Z

6、V8256138iGsass的EP2ST144C61.2V8256351S563B36印KSH平C71,2V325685165836EP2C8rl*C81.2V82%S516583XEP2CT144ia1.2V825685IfiSBW36印其15AF256A7L2V1444315223961652EP2C15AF256C61.2V14+1815252EP2C15AFZ56C71.2V1WPIC15AF256C81.2V1444815223%1652匚n，/1ACTiECT-DiFJ35-i.MigraiioncwnpatibilityCompaniondevice0

7、migration devicjES sdecteddJJnritDSPSlPLANtoHardCopydevicBeeoltoes：OKCanedH日p選擇芯片系列：CycloneIIFamily:CydoneII選擇芯片型號：EP2c8Q208C8IMameCortVoltagELESUser1/04Me-mioryBitsEmbeddedmultiplier9-bit:ElernntsA1EP2CaQ208C3L2Vfi2561非165&sa|3其余直接下一步。（創(chuàng)建的工程文件名為：*.qpf文件）與工程設置：Assignments-Settings彈窗右上角：Device,Device

8、andPinOptions-Configuration-DeviceandPinOptions.Useconfigurationdevice:EPCS1GeneralI Configuration Pragramming FSes Unused Pins EXjaHPLirpose Pns Capaabve Loacing Board Trace Model I 拒 Timing VoltagePin PlacementError Detedtoni CRC CvP SettingsConfiQurationSpecifythedevireconfiguratonschemeandthecon

9、figurationdevice.Note:ForHardCopydesigns,thesesettingapplytotiieFPGAprototypedevice.Active Serial (can use ConfigLiralioni Device)Con1igorationEchEmE；Conligurationmade:CanfigurdtianideviceEQseconfigurstiondevice;nCEO : Use as regular I/OLhnused Pins;Dual-Purpose PinsCapaotive Loading Beard Trace Mod

10、el I/O TimingVoltagePn PfacementError Detecficr CRCCvP SeMgs pArhaJ RpfrtflftniiirflhnnDeviceandPinOptions-Dual-PurposePins-aciui電工15cajipHiuepzruwnmCuji口il工5!ityuialhjii力udiiuaiurc“winpyui口usvtatwhichis:ActiveSerialNote:ForHardCopythesesetfingsapplytotheFPGAprototyped&vi.Dual-purposepins:NameValueA

11、SDOj.nCSOUseasregiiarI/OnCEOUseasreqular創(chuàng)建Verilog文件,和BlockDiagram文件。完成編譯后，下載。編譯：Processing-StartCompilation弓I腳分配：Assignments-PinPlanner下載程序：Tools-Programmer-HardwareSetup,:選擇對應的下載方式三HardwareSetupMode:JATGMade:ITAG注意文件名后綴為：*.sof并勾選：Program/ConfigureFileDeviceChedsumUsefcodeProgram/VerifyBlankExaminCo

12、nfigureChedk血&匚福占面值演,1EP2C6Q2O80O419A5800419A530連接下載器線，和USB電源線，點擊“Start”下載。Progress:綠色100%完成。該下載方式：掉電后消失，須重新下載。三、硬件設計(1)主要部件電路圖SI按鍵電路圖vcccom蜂鳴器電路圖(2)硬件配置pjmrtameliIWUTdkVCCJliMPUTnr&Dpini?rRing,lanr-=j3iPDT:jiaomer。m；.Uj1pirnnar_e4iINPUT：VGGJJ15.Dsegi；inst；5二節(jié)二二j二二工二，筌二節(jié)二piri_nameSxpm2.risrne5xpin_n

13、am&xpin_name7JJJJ.硬件搭建圖引腳配置圖四、軟件設計(1) Modelsim仿真1 .主程序moduleled(clk,clr,miao,fen1,fen2,shi1,shi2,a,jiaos,jiaof,Ring,sel,seg)；inputclk,clr;inputjiaos,jiaof,sel;outputmiao,fen1,fen2,shi1,shi2,seg;reg3:0fen1,fen2,shi1,shi2;regmiao;reg3:0sfbz;outputreg7:0a;outputregRing;outputreg1:0sel;outputreg6:0seg;a

14、lways(posedgeclk)beginif(clr)miao=0;elsemiao=miao;endalways(posedgemiaoorclr)beginif(clr)a=0;elseif(a=8d59)a=0;elsea=a+1;endalways(posedgemiaoorclr)beginif(clr)fen1=0;elseif(jiaof&fen14d9)fen1=fen1+1;elseif(jiaof&fen1=4d9)fen1=0;elseif(fen1=4d9&a=8d59)fen1=0;elseif(a=8d59&(a+1)=8d60)fen1=fen1+1;else

15、fen1=fen1;endalways(posedgemiaoorclr)beginif(clr)fen2=0;elseif(jiaof&fen1=4d9&fen25)fen2=fen2+1;elseif(fen2=5&fen1=9&a=8d59)fen2=0;elseif(fen1=9&a=8d59)fen2=fen2+1;elsefen2=fen2;endalways(posedgemiaoorclr)beginif(clr)shi1=0;elseif(jiaos&shi14d9)shi1=shi1+1;elseif(jiaos&shi1=4d9)shi1=0;elseif(shi1=8d

16、3&fen1=8d9&fen2=8d5&a=8d59&shi2=4d2)beginshi1=0;shi2=0;endelseif(fen1=8d9&fen2=8d5&a=8d59&shi1=8d9)shi1=0;elseif(fen1=8d9&fen2=8d5&a=8d59)shi1=shi1+1;elseshi1=shi1;endalways(posedgemiaoorclr)beginif(clr)shi2=0;elseif(jiaos&shi24d2)shi2=shi2+1;elseif(shi1=8d3&fen1=8d9&fen2=8d5&a=8d59&shi2=2)shi2=0;el

17、seif(fen1=8d9&fen2=8d5&a=8d59&shi1=8d9)shi2=shi2+1;elseshi2=shi2;endalways(fen1orfen2ormiao)if(fen1=8d9&fen2=8d5)case(a)8d51:Ring=1;8d53:Ring=1;8d55:Ring=1;8d57:Ring=1;8d59:Ring=1;default:Ring=1b0;endcaseelseRing=1b0;endmodule2 .測試程序moduleledtest1;regclk,clr;wire3:0fen1,fen2,shi1,shi2;wiremiao;wireR

18、ing;wire7:0a;regjiaos,jiaof;ledu1(clk,clr,miao,fen1,fen2,shi1,shi2,a,jiaos,jiaof,Ring);initialbegin# 10clk=1;# 10clr=1;# 10clr=1;# 10clr=0;# 100jiaof=0;#100jiaos=0;#100000jiaof=1;#100000jiaos=1;#100jiaof=0;#100jiaos=0;clr=0;endalways#10clk=clk;endmodule3.Modelsm程序仿真4.程序仿真波形圖(2)QuartusII仿真1.主程序module

19、led(clk,clr,miao,jiaos,jiaof,Ring,sel,seg);inputclk,clr;inputjiaos,jiaof;outputmiao,seg,sel;reg3:0fen1,fen2,shi1,shi2;reg21:0div;regmiao,clkd;reg7:0seg;reg3:0sel,nsel;reg3:0sfbz;reg7:0a;outputregRing;always(posedgeclk)beginif(clr)div=0;elseif(div=21b111111111111111111111)div=0;elsediv=div+1;endalway

20、s(posedgeclk)beginif(clr)clkd=0;elseif(div=21b111111111111111111111)clkd=clkd;elseclkd=clkd;endalways(posedgeclkd)beginif(clr)miao=0;elsemiao=miao;endalways(posedgemiaoornegedgeclr)beginif(clr)a=0;elseif(a=8d59)a=0;elsea=a+1;endalways(posedgemiaoornegedgeclr)beginif(clr)fen1=0;elseif(!jiaof&fen14d9)

21、fen1=fen1+1;elseif(!jiaof&fen1=4d9)fen1=0;elseif(fen1=4d9&a=8d59)fen1=0;elseif(a=8d59&(a+1)=8d60)fen1=fen1+1;elsefen1=fen1;endalways(posedgemiaoornegedgeclr)beginif(clr)fen2=0;elseif(!jiaof&fen1=4d9&fen25)fen2=fen2+1;elseif(!jiaof&fen1=4d9&fen2=5)fen2=0;elseif(fen2=5&fen1=9&a=8d59)fen2=0;elseif(fen1

22、=9&a=8d59)fen2=fen2+1;elsefen2=fen2;endalways(posedgemiaoornegedgeclr)beginif(clr)shi1=0;elseif(!jiaos&shi2=1&shi14d9)shi1=shi1+1;elseif(!jiaos&shi2=2&shi14d3)shi1=shi1+1;elseif(!jiaos&shi1=4d9)shi1=0;elseif(!jiaos&shi2=2&shi1=4d3)shi1=0;elseif(fen1=8d9&fen2=8d5&a=8d59&shi1=8d9)shi1=0;elseif(fen1=8d

23、9&fen2=8d5&a=8d59)shi1=shi1+1;elseshi1=shi1;endalways(posedgemiaoornegedgeclr)beginif(clr)shi2=0;elseif(!jiaos&shi24d2&shi1=9)shi2=shi2+1;elseif(!jiaos&shi2=4d2&shi1=3)shi2=0;elseif(shi1=8d3&fen1=8d9&fen2=8d5&a=8d59&shi2=2)shi2=0;elseif(fen1=8d9&fen2=8d5&a=8d59&shi1=8d9)shi2=shi2+1;elseshi2=shi2;end

24、always(fen1orfen2ormiao)beginif(fen1=8d9&fen2=8d5)case(a)8d51:Ring=1;8d53:Ring=1;8d55:Ring=1;8d57:Ring=1;8d59:Ring=1;default:Ring=1b0;endcaseelseRing=1b0;endalways(posedgeclkornegedgeclr)beginif(clr)sel=4b0000;elseselArutysls&曰ibg5:M占廣軍營匕療力值軀00物肅上T=西囹7g,1*12131日151511iannduleled*匚上k,匚Lr.num口.工匡口13ru

25、,占匚土,Runq.sei,meq卜；inputrk.Exjl口F七zaosj.ji2-a.af;ditpiLEmiac111m之。,營電工；regHaf1rte2rsbz1psbz2;reg31:0dAVregmlaarcllnd;regr.aegirrtgW-Lwm：reg2:.)sitizrreg*JG-a:urput王eqRn.nqjalw-B.3gfp口13TMe:c：LkBtegiri1工sm*ii*mwrmmiiiv-a?eled-ivt-d-iv+l?-eadMWi5Prg*科mUlD土FartiboriMerge工_Jr+e&arerai收De、TAdEEtsrt(pnsl-

26、MflppiTfl+.Q他EEEtAndysis+1!Timo曰&n4btalwaysf0口Budgcllc!日叁*glnifclzju1儂E；elsexf|d_iYQ11111ILL.五、課程設計心得體會xx課程設計是我們專業(yè)課程知識綜合應用的實踐訓練，著是我們邁向社會，從事職業(yè)工作前一個必不少的過程.”千里之行始于足下”，通過這次課程設計，我深深體會到這句千古名言的真正含義.我今天認真的進行課程設計，學會腳踏實地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅實的基礎。通過這次課程設計，本人在多方面都有所提高。通過這次課程設計，綜合運用本專業(yè)所學課程的理論和生產(chǎn)實際知識進行一次汽車尾燈設計工作的實際訓練從而培養(yǎng)和提高學生獨立工作能力，鞏固與擴充了Verilog等課程所學的內容，掌握設計的方法和步驟，同時各科相關的課程都有了全面的復習，獨立思考的能力也有了提高。xx:經(jīng)過兩周的實習，從剛開始拿到題目到后來做出題目，我學到了很多東西。同時我也認識到自己的不足，所學知識不能靈活的運用，部分知識還有所欠缺。本次課程設計，我主要負責硬件部分，通過本次課程設計的編程和對編程過程中遇到的問題的思考.本次課程設計我