基于FPGA的DDS設(shè)計

1、一、實驗名稱：基于FPGA的DDS信號源設(shè)計二、技術(shù)規(guī)范：1.實驗?zāi)繕耍涸O(shè)計一個直接數(shù)字頻率合成(DDS，Direct Digital Synthesis)，DDS是一種新型的頻率合成技術(shù)。DDS 技術(shù)是一種把一系列數(shù)字形式的信號通過DAC 轉(zhuǎn)換成模擬信號的合成技術(shù)。DDS 技術(shù)具有頻率切換時間短，頻率分辨率高，頻率穩(wěn)定度高，輸出信號的頻率和相位可以快速切換，輸出相位可連續(xù)，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)字控制。它在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、高分辨率以及集成化等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術(shù)。因此在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計中，尤其在

2、通信領(lǐng)域，直接數(shù)字頻率合成器的應(yīng)用越來越廣泛。2.實現(xiàn)功能：本實驗最后將設(shè)計出一個具有頻率控制和相位移控制功能的DDS。3.引腳：本實驗有三個輸入端口，8位的頻率控制字端口，分別接8個開關(guān)按鍵，8位的相位控制字端口，分別接另外的8個開關(guān)按鍵，系統(tǒng)時鐘輸入端口；一個8位輸出端口，接D/A的輸入端口。FPGA板上的時鐘頻率為50MHz，本實驗將其10分頻后得到5MHz再使用。三總體設(shè)計方案；1.DDS原理：實驗采用目前使用最廣泛的一種DDS 方式是利用高速存儲器作查找表，然后通過高速DAC 輸出已經(jīng)用數(shù)字形式存儲的波形。圖1：DDS 系統(tǒng)的基本原理圖圖1中虛方框部分是DDS 的核心單元，它可以采用

3、CPLD/FPGA 來實現(xiàn)。圖中的相位累加器由位全加器和位累加寄存器級聯(lián)而成，可對頻率控制字的二進制碼進行累加運算，是典型的反饋電路。頻率控制字M和相位控制字分別控制DDS 輸出正(余)弦波的頻率和相位。每來一個時鐘脈沖，相位寄存器以步長M遞增。相位寄存器的輸出與相位控制字相加，其結(jié)果作為正(余)弦查找表的地址。正(余)弦查找表的數(shù)據(jù)存放在ROM中，內(nèi)部存有一個周期的正弦波信號的數(shù)字幅度信息，每個查找表的地址對應(yīng)于正弦波中0°360°范圍內(nèi)的一個相位點。查找表把輸入的址信息映射成正(余)弦波的數(shù)字幅度信號，同時輸出到數(shù)模轉(zhuǎn)換器DAC 的輸入端，DAC輸出的模擬信號經(jīng)過低通濾

4、波器 (LPF)，可得到一個頻譜純凈的正(余)弦波。DDS 具體工作過程如下：每來一個時鐘脈沖clk，N 位全加器將頻率控制數(shù)據(jù)M 與累加寄存器輸出的累加相位數(shù)據(jù)N 相加，把相加后的結(jié)果送至累加寄存器的輸入端。累加寄存器一方面將上一時鐘周期作用后所產(chǎn)生的新的數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)M 相加；另一方面將這個值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路，此電路根據(jù)取樣地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A 轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。DDS 輸出信號的頻率由下式?jīng)Q定：q=()×clk (代表取樣點數(shù)，M 為頻率控制字、代表存

5、儲器中存儲數(shù)據(jù)的多少，N 代表累加器的位數(shù)，clk 代表基準時鐘頻率) 。調(diào)節(jié)M 可以改變?nèi)拥狞c數(shù)，從而改變頻率。假定基準時鐘為70MHz，累加器為16 位，則clk=70MHz ，Y=65536 (N16)，設(shè)M12 則X=4096，所以q=(4096/65536) ×70=4.375MHz?？梢姡ㄟ^設(shè)定相位累加器位數(shù)N、頻率控制字M 和基準時鐘的值，就可以產(chǎn)生任一頻率的輸出。DDS 的頻率分辨率定義為：q=clk/ 由于基準時鐘一般是固定的，因此相位累加器的位數(shù)就決定了頻率的分辨率。2.功能實現(xiàn)：如果利用AT29C010芯片實驗接線圖如下：圖2：DDS試驗連線圖頂層模塊圖：圖

6、3：DDS頂層設(shè)計電路圖3.系統(tǒng)總體框圖：開關(guān)單元ROMD/A示波器相位累加器圖4：總體框圖4.模塊描述及功能實現(xiàn)（這里采用的是自己編的rom，沒有用falsh芯片）：頂層模塊:頂層模塊主要用于分頻，定義系統(tǒng)的輸入和輸出端口。由于實驗箱采用系統(tǒng)時鐘位50MHz，本實驗才有時鐘頻率為5MHz，所以本模塊主要負責(zé)將時鐘進行10分頻。模塊將調(diào)用相位累加模塊和rom模塊。模塊端口有：系統(tǒng)時鐘輸入端口（接系統(tǒng)時鐘），8位頻率控制字輸入端口和8位相位控制輸入端口（接16個開關(guān)按鍵），8位數(shù)據(jù)輸出端口（接D/A的8位輸入端口），復(fù)位輸入端（接一個按鍵），分頻后的時鐘輸出（接D/A的時鐘輸入）。名稱方向電平位

7、寬功能clkinput3.3V1系統(tǒng)時鐘信號，（50MHZ）F input3.3V8頻率控制字reset input3.3V1復(fù)位信號P input3.3V8相位控制字sin_out output3.3V8正弦波數(shù)據(jù)clk_5MHzoutput3.3v1分頻后的時鐘相位累加模塊：相位累加主要是利用頻率控制字和相位控制字來累加出尋址地址，N=N+M；address=N+P；其中N位累加寄存器，初期為0；M位頻率控制字；address為尋址地址。模塊端口有：時鐘輸入端口（接頂層模塊5MHz時鐘），復(fù)位輸入端口（接頂層模塊復(fù)位端），8位頻率控制字輸入端口和8位相位控制輸入端口（分別接頂層模塊的8位頻

8、率控制字輸入端口和8位相位控制輸入端口），地址輸出端口（將地址通過頂層模塊傳送給rom模塊，8位）。名稱方向電平位寬功能clk_5MHInput3.3V1分頻后時鐘（5MHz）MInput3.3V8頻率控制字resetInput3.3V1復(fù)位信號data_PMInput3.3V8相位控制字data_outOutput3.3V13rom的地址rom模塊：首先利用MATLAB生成一個.HEX文件，.HEX文件存儲的是一個深度為8192，寬度為8的正弦波形數(shù)字信號（數(shù)據(jù)不能超過255）。代碼為：depth=8192; %存儲單元數(shù);widths=8; %數(shù)據(jù)寬度為8位;N=0:1:8192;s=si

9、n(pi*N/125); %計算0pi/2的Sin值;fidc=fopen('dds.hex','wt'); %以"wt"的形式打開,n為換行% 寫入 sinrom.hex %fprintf(fidc,'depth=%d;n',depth);fprintf(fidc,'width=%d;n',widths);fprintf(fidc,'address_radix=uns;n');fprintf(fidc,'data_radix = uns;n');fprintf(fidc,

10、9;Content Beginn');for(x=1:depth)fprintf(fidc,'%dn', round(125*sin(pi*(x-1)/4096)+125);endfprintf(fidc,'end;');fclose(fidc);然后在quartus下利用MATLAB生成的數(shù)據(jù)編寫一個單口rom，并且生成對應(yīng)的.V文件，即rom模塊。本模塊的功能是通過傳送過來的地址，查找地址所對應(yīng)的數(shù)據(jù)，并將數(shù)據(jù)輸出。生成的模塊端口：地址輸入端口（接相位累加模塊傳送過來的地址，13位），時鐘輸入端口（接分頻后的5MHz時鐘），數(shù)據(jù)輸出端口（8位）。名稱

11、方向電平位寬功能clkinput3.3V1分頻后時鐘（5MHz）addressinput3.3V13尋址地址qoutput3.3V8sin波形數(shù)據(jù)實驗結(jié)果及分析：板子下載：將數(shù)字輸出接到DA轉(zhuǎn)換芯片的8個輸入腳，用示波器檢測DA的模擬輸出信號。改變頻率控制字和相位控制字（由于濾波器原因，改變相位控制字沒有實際效果），觀察波形的改變。頻率控制字為0頻率控制字為128理論值：q=(128/16384)×500k=3.90625kHz（500k為分頻后的時鐘）頻率控制字為64理論值：q=(64/16384)×500k=1.953kHz頻率控制字為32理論值：q=(32/16384)×500k=0.977kHz頻率控制字為16理論值：q=(16/16384)×500k=0.488kHz頻率控制字為8理論值：q=(8/16384)×500k=0.244kHz頻率控制字為4理論值：q=(4/16384)×500k=0.122kHz頻率控制字為1理論值：q=