EDA實驗-- 譯碼器與編碼器的設(shè)計與仿真

1、實驗三 譯碼器與編碼器的設(shè)計與仿真一、實驗?zāi)康模菏煜uartus軟件的基本操作，掌握用Quartus軟件驗證VHDL語言。熟悉譯碼器與編碼器所實現(xiàn)功能及其應(yīng)用，通過實驗堆譯碼器與編碼器有更深刻理解。一、實驗內(nèi)容：1參照芯片74LS138的電路結(jié)構(gòu)，用邏輯圖和VHDL語言設(shè)計3-8譯碼器；2參照芯片74LS148的電路結(jié)構(gòu)，用邏輯圖和VHDL語言設(shè)計8-3優(yōu)先編碼器。三、實驗原理：電路功能介紹174148：8-3優(yōu)先編碼器（8 to 3 Priority Encoder） 用途：將各種輸入信號轉(zhuǎn)換成一組二進制代碼，使得計算機可以識別這一信號的作用。鍵盤里就有大家天天打交道的編碼器，當你敲擊按鍵

2、時，被敲擊的按鍵被鍵盤里的編碼器編碼成計算機能夠識別的ASCII碼。譯碼器與編碼器的功能正好相反。 邏輯框圖 邏輯功能表INPUTSOUTPUTSEN0N 1N2N 3N 4N 5N 6N 7NA2 A1 A0EO GS1 1 1 11 10 00 0 00 10 0 10 0 10 10 0 1 10 1 00 10 0 1 1 10 1 10 10 0 1 1 1 11 0 00 10 0 1 1 1 1 11 0 10 10 0 1 1 1 1 1 11 1 00 100 1 1 1 1 1 1 11 1 10 101 1 1 1 1 1 1 11 1 11 0 邏輯表達式和邏輯圖：由你

3、來完成。274138：3-8譯碼器（3 to 8 Demultiplexer），也叫3-8解碼器 用途：用一組二進制代碼來產(chǎn)生各種獨立的輸出信號，這種輸出信號可以用來執(zhí)行不同的工作。顯示器中的像素點受到譯碼器的輸出控制。 邏輯框圖：用邏輯符號（Symbol）來解釋該電路輸入與輸出信號之間的邏輯關(guān)系，既省事又直觀。如下圖所示。解碼信號輸出端低電平有效代碼輸入端使能輸入端 邏輯功能表：用真值表來定量描述該電路的邏輯功能。這個表是設(shè)計3-8譯碼器的關(guān)鍵；74138的邏輯功能表如下：INPUTOUTPUTSelectEnableC B AG1 G HA G 2BY7 Y6 Y5 Y4 Y3 Y2 Y1

4、 Y0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 1 10 1 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 01 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1注：使能端G1是高電平有效；使能端G2是低電平有效，G2 = G2A AND G2B。四、實驗步驟：1、譯碼器：（1）在

5、Quartus軟件中輸入以下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity lbz3 isport (A : in std_logic_vector(2 downto 0);Y : out std_logic_vector(7 downto 0);end lbz3;architecture art of lbz3 isbeginY=10000000 when(A=111)else 01000000 when(A=110)else 00100000 when(A=101)else

6、 00010000 when(A=100)else 00001000 when(A=011)else 00000100 when(A=010)else 00000010 when(A=001)else 00000001; end art;在Quartus中對程序進行編譯如下所示：從編譯界面可以看到程序運行無錯誤；通過“RTL viewer”按鈕生成綜合電路圖如下：（2）根據(jù)綜合電路圖生成如下功能仿真波形：如仿真圖可以看出當A=“001”時Y=“00000010”，同理當A取其他值時Y也輸出相應(yīng)的值，滿足譯碼器邏輯功能表。（3）對應(yīng)時序波形如下所示：2、編碼器：（1）在Quartus軟件中輸入以

7、下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity lbz31 isport (A : in std_logic_vector(0 to 7);Y : out std_logic_vector(0 to 2);end lbz31;architecture art of lbz31 isbeginprocess(A)beginif (A(7)=0)then Y=111;elsif (A(7)=0)then Y=111;elsif (A(6)=0)then Y=110;elsif (A(5)=0)then Y=101;elsif (A(4)=0)then Y=100;elsif (A(3)=0)then Y=011;elsif (A(2)=0)then Y=010;elsif (A(1)=0)then Y=001;elsif (A(0)=0)then Y=000;end if;end process;end;（2）在Quartus中對程序進行編譯如下所示：從編譯界面可以看到程序運行無錯誤；通過“RTL viewer”按鈕生成綜合電路圖如下：（3）根據(jù)綜合電路圖生成如下功能仿真波形：如仿真圖可以看出當A=“10000000”