VHDL數(shù)字秒表

1、數(shù)字秒表一 設(shè)計任務(wù) 設(shè)計用于體育比賽的數(shù)字秒表，要求： 1.計時精度大于1/1000秒，計時器能顯示1/1000秒的時間，提供給計時器內(nèi)部定時器的時鐘頻率為10MHz；計時器的最長計時時間為1小時，為此需要一個7位的顯示器，顯示的最長時間為59分59.999秒。 2.設(shè)計復(fù)位和起/停開關(guān)。 （1）復(fù)位開關(guān)用來使計時器清零，并做好計時準備。 （2）起/停開關(guān)的使用方法與傳統(tǒng)的機械式計時器相同，即按一下起/停開關(guān)，啟動計時器開始計時，再按一下起/停開關(guān)時終止。 （3）復(fù)位開關(guān)可以在任何情況下使用，即使在計時過程中，只要按一下復(fù)位開關(guān)，計時器進程立即終止，并對計時器清零。二 方案選擇與設(shè)計 方案選

2、擇 利用VHDL語言進行數(shù)字秒表設(shè)計有多種方法?？梢岳迷Z句將各模塊聯(lián)系起來，也可以使用原理圖的方法實現(xiàn)此功能，考慮到此次設(shè)計中端口眾多，使用例化語句繁瑣易錯，因此采用了條理清晰的繪制原理圖的方法生成頂層文件，實現(xiàn)數(shù)字秒表功能。 根據(jù)上述設(shè)計要求，可以預(yù)先設(shè)計若干個不同進制的計數(shù)器單元模塊，然后將其進行例化組合來得到數(shù)字秒表系統(tǒng)。要滿足數(shù)字秒表的精度，首先要獲得精確的計時基準信號，這里的系統(tǒng)精度要求為0.001秒，因此必須設(shè)置周期為0.001秒的時鐘脈沖。0.001秒、0.01秒、0.1秒、秒、分等計時單位之間的進位轉(zhuǎn)換可以通過不同進制的計數(shù)器實現(xiàn)。  設(shè)置十進制計數(shù)器和六進

3、制計數(shù)器，每位計數(shù)器均能輸出相應(yīng)計時單位計數(shù)結(jié)果，其中，十進制計數(shù)器可以實現(xiàn)0.01秒、0.1秒、秒、分為單位的計數(shù)，六進制計數(shù)器可以實現(xiàn)以10秒、10分為單位的計數(shù)。把各級計數(shù)器級聯(lián)，即可同時顯示0.001秒、0.01秒、0.1秒、秒、分鐘。  級聯(lián)可分為串行進位方式和并行進位方式。在串行進位方式中，以低位片的進位輸出信號作為高位片的時鐘輸入信號。在并行進位方式中，以低位片的進位輸出信號作為高位片的工作狀態(tài)信號（計數(shù)的使能信號EN），兩片的CLK端同時接計數(shù)輸入信號。 具體思路： 通過分頻器將10M晶振所提供的信號進行10000分頻，生成脈沖作為計時信號，經(jīng)計數(shù)器累加計數(shù)實現(xiàn)數(shù)字秒

4、表計數(shù)的功能。設(shè)計采用七位LED數(shù)碼管顯示分、秒，需要5個10計數(shù)器和2個6計數(shù)器。使用按鍵開關(guān)可實現(xiàn)開始/結(jié)束計時操作以及復(fù)位清零操作。 設(shè)計 整個系統(tǒng)設(shè)計是采用自頂向下分析，自底向上設(shè)計。將數(shù)字秒表系統(tǒng)的整體分解為各個模塊電路。 1.頂層電路設(shè)計 在頂層設(shè)計中，要對內(nèi)部分各功能塊的連接關(guān)系和對外的接口關(guān)系進行描述，而功能塊實際的邏輯功能和具體的實現(xiàn)形式則由下一層模塊來描述。 數(shù)字秒表原理圖頂層電路圖 根據(jù)數(shù)字秒表的原理圖來進行頂層文件的設(shè)計。此次設(shè)計中使用了總線，從而簡化了頂層電路圖的繪制。 2 時鐘分頻電路模塊 在基于EDA技術(shù)的數(shù)字電路系統(tǒng)設(shè)計中，分頻電路應(yīng)用十分廣泛。常常用分頻電路來

5、得到數(shù)字系統(tǒng)中各種不同頻率的控制信號。所謂分頻電路，就是將一個給定的頻率較高的數(shù)字輸入信號經(jīng)過適當(dāng)處理后，產(chǎn)生一個或數(shù)個頻率較低的數(shù)字輸出信號。 本設(shè)計需要一個計時范圍為0.001s59分59.999秒的秒表，首先輸入一個頻率為10MHZ時鐘信號源，由CLK輸入，經(jīng)其進行10000分頻后獲得一個比較精確的1000Hz計時脈沖，即周期為1/1000秒的計時脈沖，由CLR_CNT輸出。分頻器符號 3 十進制計數(shù)控制模塊 計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運算的邏輯電路，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能。 此次設(shè)計中為程序方便沒

6、有將按鍵控制功能單獨設(shè)為一個模塊，而是將其添加到了普通十進制計數(shù)器程序中，將兩者綜合生成十進制計數(shù)控制模塊。十進制計數(shù)控制模塊符號CLK為時鐘信號輸入端、RST為復(fù)位信號輸入端、 EN為使能控制信號輸入端、 DOUT3.0為十進制計數(shù)數(shù)據(jù)輸出端、 COUT為進位信號輸出端。 4 六進制計數(shù)控制模塊 六進制計數(shù)器與十進制計數(shù)器類似，同樣此處為程序方便沒有將按鍵控制功能單獨設(shè)為一個模塊，而是將其添加到了普通六進制計數(shù)器程序中，將兩者綜合生成六進制計數(shù)控制模塊。六進制計數(shù)控制模塊符號 CLK為時鐘信號輸入端、RST為復(fù)位信號輸入端、 EN為使能控制信號輸入端、 DOUT3.0為六進制計數(shù)數(shù)據(jù)輸出端、

7、 COUT為進位信號輸出端。三 軟件設(shè)計與仿真3.1時鐘分頻電路模塊 程序library ieee;use ieee.std_logic_1164.all;entity CLKGEN isport(clki:in std_logic; clko:out std_logic); end CLKGEN;architecture behav of CLKGEN issignal q:integer range 0 to 9999;begin process(clki,q)beginif clki'event and clki = '1' thenq<=q+1;end i

8、f;if q = 1 thenclko <= '0'elseclko <= '1'end if;end process;end behav; 時鐘分頻電路模塊仿真時鐘分頻電路模塊仿真結(jié)果3.2六進制計數(shù)控制模塊 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 IS PORT( CLK,RST,EN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT

9、 STD_LOGIC );END CNT6;ARCHITECTURE behav OF CNT6 ISBEGIN PROCESS (CLK,RST,EN)VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST = '1' THEN Q := (OTHERS=>'0');ELSIF CLK'EVENT AND CLK = '1' THENIF EN = '1' THENIF Q<5 THEN Q := Q + 1;ELSE Q := (OTHERS=>&

10、#39;0');END IF;ELSE Q := Q ;END IF;END IF;IF Q = "0101" THEN COUT <= '0'ELSE COUT <= '1'END IF;DOUT<= Q ;END PROCESS;END behav; 六進制計數(shù)控制模塊仿真六進制計數(shù)控制模塊仿真結(jié)果3.3十進制計數(shù)控制模塊 程序ENTITY CNT10 IS PORT( CLK,RST,EN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT :

11、 OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS (CLK,RST,EN)VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST = '1' THEN Q := (OTHERS=>'0');ELSIF CLK'EVENT AND CLK = '1' THENIF EN = '1' THENIF Q<9 THEN Q := Q + 1;ELSE Q := (OTHERS=>'0');END