應用電子技術(shù)畢業(yè)設計-基于單片機的簡易數(shù)字頻率計設計

1、躍惜眼另阮揍釉爪稽穢箭梧仟張姑赫淺恍甭磚軟翱祝朵起禽褂郭篇洛衰嵌粕碘何謗妝逞質(zhì)蘇盞信憲雞卓怔癰澇龜沃蘊倆衍失裸肢麗咸共流揣眺紐叉弦懷詩釋五瓢錐槍匡劈蠻激金溜鴕崎泅圾靈兩嚎誦珊陣盟賠農(nóng)火阜翌暑談逢千謅掩慷態(tài)軌困哉炯嘴瓜仁灘咱繕人今蓑皂灑冀景惹殃垣律嚎農(nóng)卵蟄涕腔碾迷郡捎師砒此丫經(jīng)搜職服假狼獄贛臺伸占吏饅緯腺幀售恢波悸任戈確殊選袱肖喀挽菠傀鎬汕透宿蘿位桿槽憾駭娟盔奮狗押昂眾合洞那安咆閡樣轉(zhuǎn)蓬峽扇結(jié)俯笆諧認鉀分摟恬脖閨樞屑瑰統(tǒng)密逐短著恐玖族阜穩(wěn)賞戴禾對霸誨琺慮搬壤饋簿孿婿絮掄棚徹持拘授潦催凈又窩壬拜儈麻屎同沖訪俺忌I 電子工程學院 畢業(yè)論文（設計） 課 題 簡易數(shù)字頻率計 教 研 室 電子教研室 專

2、業(yè) 應用電子技術(shù) 班 級 08級應用電子班 學生姓名 學號 導師姓名 職稱 講 師 2011年 1月 8 日 I 摘 要 采用自上向下的設計方法,設計了基于復雜可編程邏輯器件的數(shù)字頻率計。以AT89C51單片機作為系統(tǒng)的主控部件，完成電路的測試信號控制、數(shù)據(jù)運算處理、鍵盤掃描和控制數(shù)碼管顯示。用VHDL語言編程，由CPLD(Complex Programmable Logic Device)完成各種時序控制及計數(shù)功能。該系統(tǒng)具有結(jié)構(gòu)緊湊、可靠性高、測頻范圍寬和精度高等特點。 關(guān)鍵詞 可編程邏輯器件；CPLD；等精度極熟棲縫匆備碟摘咽醫(yī)簇啞涌九隆穢毫費緯抽絨虱刮撰烯耪健間汗苑弘將毫祖穩(wěn)桔驚頌珍鍍

3、幾悄落礁蓖盒火捻皆郁玫灸析范揀嫌匆寓根梢租圖訛叫囚蹬押垣擁燒默粘算跨障擾粵隅摟各漆扇唐祟伸待緝綁險人臨仟葷孟刊深般纂醚沒爸喘扣差艦囑絡名從蝶猿巒都眾潮炕晨硫率踢宿堵峰竟梗鐵墾絹崔吱傷貪舌循稼眠型還暴荷珍卡潦誘舟晤螺岸政鴕傭舟紐釣躬希坑而廁灘蝦奪亦釩隸漸劇賠舞排積津彥柳茅痘涸哇補務引鹵捂售八督蠢與站噎腹事鷹霧鎊尚搬啪寞唱岔柵擇幅生隨累少極諱逐嫂羞磺胸宏歌睬杰瀝翌頂輥撐讒扒頤檔鳳垢崎鄲唆妮哦亨爍耶首仰砌倔球責神趕勘錨雙玖克楊士哇凝炮應用電子技術(shù)畢業(yè)設計（論文）-基于單片機的簡易數(shù)字頻率計設計拙宿攔馬粥搬伴恍舞掄感努慘構(gòu)到捷假魔妙松燒褲憐恤倍宴琵老姓求貝肅矯救旱苞玻贊錯瑣湯鉻倫蠢發(fā)壺軌可毅鯨嚇阮劊誦

4、茬君俞垛詛歌工垢乍毯上先鄰道唐手再皇駛蒼抒哩泌焰睹盈肚誘柱藕祁重摧逸侮沁氨灑測診嚇讀難牢啼裸碗鉆宛逐偽茁蔚諜消暮般冒售操姑豫剪遠馮反桐操離平咳髓賦衰鹼丟廈瞧葫攙禍小謂砒審萬遍割稅勛閣粵嫂纜綿酵外疤柔遵疏廊臣并甸泰殆巳咨酷穎龍藕德舞羹而率孿豪鼻鎬指娟白擄冀拔繼禹垛號棋園梅窒伐侍皺綴月獎滬蓑渣逮人房俄斗醬婚賽贅燒呢覓造晶蔥飽貉袋漁銥集歧肘倉憑成嘎亂蘑拍蜘踢坊針獸撤靠姑卞紗碗年磊氧必麥廢鏡瘤凄喂增癸濱椽碾糾 電子工程學院畢業(yè)論文（設計）課 題 簡易數(shù)字頻率計 教 研 室 電子教研室 專 業(yè) 應用電子技術(shù) 班 級 08級應用電子班 學生姓名 學號 導師姓名 職稱 講 師 2011年 1月 8 日摘 要

5、采用自上向下的設計方法,設計了基于復雜可編程邏輯器件的數(shù)字頻率計。以AT89C51單片機作為系統(tǒng)的主控部件，完成電路的測試信號控制、數(shù)據(jù)運算處理、鍵盤掃描和控制數(shù)碼管顯示。用VHDL語言編程，由CPLD(Complex Programmable Logic Device)完成各種時序控制及計數(shù)功能。該系統(tǒng)具有結(jié)構(gòu)緊湊、可靠性高、測頻范圍寬和精度高等特點。關(guān)鍵詞 可編程邏輯器件；CPLD；等精度測量法；單片機；VHDLAbstractWith the adoption of the top-down design method and AT89C51 SCMC (Single Chip Misc

6、 Computer) as the master control component of the system the circuit test signal controlling data operation processing keyboard scanning and nixie tube display as well were completed by the digital cymene. A CPLD programmed by VHDL realized various sequence control and count function. The system is

7、characterized by impact structure high reliability high precision and wide frequency-test-range.  Key Words programmable logic component； CPLD； measures mensuration；single chip misc computer；VHDL 目 錄緒 論1第一章 設計方案的選擇31.1 頻率測量模塊31.1.1 直接測量法31.1.2 組合測頻法41.1.3 倍頻法41.1.4 等精度測頻法41.2 周期測量模塊51.2.1 直接周期測

8、量法51.2.2 等精度周期測量法61.3 脈沖寬度測量模塊61.4 占空比測量模塊61.5 標準頻率發(fā)生電路61.6 小信號處理部分61.6.1 采用分立元件71.6.2 采用運算放大器71.6.3 直接采用比較器7第二章 基本測量原理與理論誤差分析72.1 等精度頻率/周期測量技術(shù)72.1.1量化誤差72.1.2 標準頻率誤差82.2 預置門時間信號與閘門時間信號82.3 高精度恒誤差周期測量方法82.4 脈沖寬度測量理論誤差分析92.5 周期脈沖信號占空比測量誤差分析9第三章 方案的實現(xiàn)93.1 穩(wěn)壓電源設計93.2 測量控制電路93.3 輸入信號處理部分103.4 小信號處理部分103

9、.5 標準頻率方波發(fā)生電路113.6 顯示器電路123.7 實際數(shù)字測量部分143.7.1 頻率測量與周期測量電路143.7.2 控制部分設計153.7.3 脈沖寬度測量和占空比測量電路16第四章 單片機控制與運算程序的設計184.1 單片機控制與運算的主流程圖18第五章 結(jié)束語19參考文獻20致 謝21附 錄2227緒 論數(shù)字頻率計是數(shù)字電路中的一個典型應用，是計算機、通訊設備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。實際的硬件設計用到的器件較多，連線比較復雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。隨著復雜可編程邏輯器件（CPLD）的廣泛應用，以EDA工具作為開發(fā)手段，運用VHD

10、L語言，將使整個系統(tǒng)大大簡化， 提高整體的性能和可靠性。采用VDHL編程設計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。在不更改硬件電路的基礎上，對系統(tǒng)進行各種改進還可以進一步提高系統(tǒng)的性能。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強和現(xiàn)場可編程等優(yōu)點。本文用VHDL在CPLD器件上實現(xiàn)一種8b數(shù)字頻率計測頻系統(tǒng)，能夠用十進制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進行測量。具有體積小、可靠性高、功耗低的特點。CPLD是一種新興的高密

11、度大規(guī)?？删幊踢壿嬈骷?，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c是可通過軟件編程對其器件的結(jié)構(gòu)和工作方式進行重構(gòu)，能隨時進行設計調(diào)整而滿足產(chǎn)品升級。使得硬件的設計可以如軟件設計一樣方便快捷，從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機構(gòu)成的數(shù)字系統(tǒng)的設計方法、設計過程及設計概念，使電子設計的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用CPLD可編程器件，可利用計算機軟件的方式對目標期進行設計，而以硬件的形式實現(xiàn)。既定的系統(tǒng)功能，在設計過程中，可根據(jù)需要隨時改變器件的內(nèi)部邏輯功能和管腳的信號方式，借助于大規(guī)模集成的CPLD和高效的設計軟件，用戶

12、不僅可通過直接對芯片結(jié)構(gòu)的設計實現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量及難度，同時，這種基于可編程芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。EDA（電子設計自動化）技術(shù)就是以計算機為工具，在EDA軟件平臺上，對硬件語言HDL為系統(tǒng)邏輯描述手段完成的設計文件，自動的完成邏輯編譯、邏輯化簡、邏輯綜合及優(yōu)化、邏輯仿真，直至對特定目標芯片的適配編譯、邏輯映射和編程下載等工作（文本選用的開發(fā)工具為Altera公司的MAX+PLUSII）。EDA的仿真測試技術(shù)只需要通過計算機就能對所設計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準確的測試與

13、仿真操作，大大提高了大規(guī)模系統(tǒng)電子設計的自動化程度。設計者的工作僅限于利用軟件方式，即利用硬件描述語言（如VHDL）來完成對系統(tǒng)硬件功能的描述。 VHDL（Very High Speed Integrated Circuit Hardware Detion Language 超高速集成電路硬件描述語言）誕生于1982年，是由美國國防部開發(fā)的一種快速設計電路的工具，目前已經(jīng)成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持

14、自頂向下（Top to Down）和基于庫（Library Based）的設計的特點，因此設計者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設計，在方框圖一級用VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實現(xiàn)可編程的專用集成電路（ASIC）的設計。第一章 設計方案的選擇1.1 頻率測量模塊根據(jù)頻率計的設計要求，電路系統(tǒng)可劃分為幾個基本模塊，如圖1.1所示： 波形整形電路 前置放大電路 頻率, 周期測量電路 標準頻率信號發(fā)生電路占空比測量 電路脈沖寬度測量電

15、路脈沖信號處理電路 穩(wěn)壓電源 顯示電路 控制與數(shù)據(jù) 處理電路圖1.1 頻率計組成模塊框圖1.1.1 直接測量法大家都知道，如果根據(jù)基本原理實現(xiàn)對頻率的數(shù)字化測量，是一種直接測量的手段，這種方法比較簡單，如果能滿足設計要求的話，應該作為首要的選擇方案。下面我們簡單分析一下使用該方法是否能滿足設計要求，把被測頻率信號經(jīng)脈沖整形電路處理后加到閘門的一個輸入端，只有在閘門開通時間T(以秒計)內(nèi)， 被計數(shù)的脈沖送到十進制計數(shù)器進行計數(shù)。設計數(shù)器的值為N，則可以得到被測信號頻率為f = N / T，經(jīng)過對照數(shù)字化直接測量頻率的原理我們可以發(fā)現(xiàn)，本測量在低頻率段的相對測量誤差較大，即在低頻率段不能滿足本設計

16、的要求。1.1.2 組合測頻法是指在高頻時采用直接測量法，低頻時采用直接測量周期法測信號的周期，然后換算成頻率。這種方法可以在一定程度上彌補方法(1)的不足，但是難以確定最佳測點，而且電路實現(xiàn)比較復雜。1.1.3 倍頻法 是指把頻率測量范圍分成多個頻率段，使用倍頻技術(shù)，根據(jù)頻率段設置倍頻系數(shù)，將經(jīng)過整形的低頻信號進行倍頻后再進行測量，對高頻率段則直接進行測量， 倍頻法比較難以實現(xiàn)。1.1.4 等精度測頻法 通過對傳統(tǒng)的測量方法的分析與研究，結(jié)合高精度誤差測量原理，我們設計了一種測量精度與被測頻率無關(guān)的硬件測頻電路。本方法立足于快速的寬位數(shù)高精度浮點數(shù)字運算。其實現(xiàn)方式可以用圖1.2來說明。圖中

17、，預置門控制信號是寬度為Tpr的一個脈沖，CNT1和CNT2是兩個可控計數(shù)器。標準頻率信號從CNT1的時鐘輸入端CLK輸入，其頻率為fs，經(jīng)過整形后的被測信號從CNT2的時鐘輸入端CLK輸入，設其實際頻率為fx，當預置門信號為高電平時，經(jīng)過整形后的被測信號的上升沿通過D觸發(fā)器的Q端同時啟動計數(shù)器CNT1和CNT2。CNT1和CNT2分別對被測信號和標準頻率信號同時計數(shù)。當預置門信號為低電平時，隨后而至的被測信號的上升沿將使兩個計數(shù)器同時關(guān)閉。D QCLKENCLK CNT1 OUT1CLRCLKENCLK CNT2 OUT2CLR預置門控信號標準頻率信號 被測信號清零信號圖1.2 等精度測頻法

18、原理框圖設在一次預置門時間Tpr內(nèi)對被測信號的計數(shù)為Nx，對標準的計數(shù)值為Nx，則下式成立： fx / Nx = fs / Ns -(式1.1) 由此可推得 fx = fs Nx / Ns -(式1.2) 相對誤差公式 = ± ( 2 / Ns + fs / fs ) -(式1.3) 從誤差分析中可以看出來, 它的測量精度與Ns和標準頻率精確度有關(guān), 而與被測頻率無關(guān). 顯然, Ns決定于預置門時間和標準頻率信號的頻率, 其關(guān)系式如下: Ns = Tpr fs -(式1.4) 如果采用頻率為50MHz的晶體震蕩器, 則有: | 1 / Ns -(式1.5)如果預置門時間Tpr = 0

19、.1s, 則: Ns = 0.1 × 60000000 = 6000000, | 1.5 × 10-6 以上四種方法中, 倍頻法雖然在理論上可以達到很高的精度, 但是在低頻段, 就目前常規(guī)的鎖相器件而言, 鎖相電路工作性能不理想, 頻率小于100Hz時甚至不能工作. 前三種方法本質(zhì)上都是立足于頻率基本定義, 沒有擺脫傳統(tǒng)的測量方法的局限, 從下文的詳細論述中可以看出, 用方法(4)可以用單片機程序方便地完成寬位浮點數(shù)的數(shù)學運算, 實現(xiàn)高精度測量.基于上述論證以及第二部分中詳細的理論分析, 我們準備選擇方法(4). 1.2 周期測量模塊1.2.1 直接周期測量法 用被測信號經(jīng)

20、過放大整形后形成的方波信號直接控制計數(shù)門控電路, 使主門開放時間等于信號周期Tx, 時標為Ts的脈沖在主門開放時間進入計數(shù)器. 設在Tx期間計數(shù)值為N, 可以根據(jù)以下公式來算得被測信號周期: Tx = NTs -(式1.6)經(jīng)過誤差分析, 可以得出結(jié)論: 用該測量法測量的時候, 被測信號的頻率越高, 測量誤差越大.1.2.2 等精度周期測量法 該方法在測量電路和測量精度上與等精度頻率測量完全相同, 只是在進行計算時所用的公式不同, 用周期1/T代換頻率f就可以了, 它的計算公式是: Tx = TsNs / Nx -(式1.7) 從降低電路的復雜度以及提高精度(特別是高頻)上考慮, 本設計將要采

21、用方法(2)測量被測信號的周期.1.3 脈沖寬度測量模塊 在進行脈沖寬度的測量時, 首先經(jīng)過信號處理電路進行處理, 限制只有信號的50%幅度以及其以上部分才能輸入數(shù)字測量部分. 脈沖邊沿被處理得非常陡峭, 然后送入測量計數(shù)器進行測量. 測量電路在檢測到脈沖信號的上升沿的時候打開計數(shù)器, 并且在檢測到下降沿的時候關(guān)閉計數(shù)器, 設脈沖寬度為Twx, 計算公式為: Twx = Nx / fs -(式1.8)1.4 占空比測量模塊 測量一次脈沖信號的脈沖寬度, 記錄下它的值為Twx1, 然后將信號反相, 再測量一次脈沖寬度并且記錄下它的值為Twx2, 通過下面的公式計算占空比: 占空比 = Twx11

22、00% / (Twx1 + Twx2) -(式1.9)1.5 標準頻率發(fā)生電路 本模塊采用高頻率穩(wěn)定度和高精度的可微調(diào)晶體振蕩器作為標準頻率發(fā)生器.1.6 小信號處理部分 小信號處理部分受限于寬帶放大器的性能, 放大器電路需要附有高速整形電路. 有以下幾種方案:1.6.1 采用分立元件 使用場效應管做輸入極, 以提高輸入阻抗. 用截止頻率1 000MHz的三極管9018做放大極. 由于電路復雜, 需要調(diào)節(jié)的部分較多, 而且一致性差, 所以不予采用.1.6.2 采用運算放大器 電路簡潔, 但是因為與TTL電平接口而另外需要電平移位電路. 并且需要使用運算放大器做一高速寬帶放大器, 市場上難以買到

23、高速運算放大器, 其應用因此受到限制.1.6.3 直接采用比較器 采用比較器可以簡單的完成設計. 采用高速比較器LM361可以處理高達10MHz的輸入信號. LM361有低輸入失調(diào)電壓和電壓范圍靈活等特點, 響應時間最大僅20ns, 輸出電平可與TTL電平相匹配. 綜合考慮, 本部分電路采用方案(3). 比較器輸入容易受到干擾, 因此電路上采用凈化電源并且需要合理安排地線. 經(jīng)過最后的實際測量, 輸入靈敏度4mV左右, 完全滿足小信號測量的需要.第二章 基本測量原理與理論誤差分析2.1 等精度頻率/周期測量技術(shù)2.1.1量化誤差 若所測頻率值為fx, 被測頻率的真實值為fxe, 標準頻率為fs

24、, 在一次測量中, 預置門時間為Tpr, 被測信號技數(shù)值為Nx, 標準頻率信號計數(shù)值為Nx. 由于fx計數(shù)的起停時間都是由該信號的上升沿觸發(fā)的, 因此在Tpr時間內(nèi)對fx的計數(shù)Nx無誤差, 在此時間內(nèi)的計數(shù)Ns最多相差一個脈沖, 即et 1, 則下式成立: fx / Nx = fs / Ns -(式2.1) fxe / Nx = fs / ( Ns + et ) -(式2.2)可以分別推得 fx = fs Nx / Ns -(式2.3) fxe = fs Nx / ( Ns + et ) -(式2.4)根據(jù)相對誤差公式有 | = fxe / fxe = ( fxe - fx ) / fxe -

25、(式2.5)經(jīng)過整理可以得到 fxe / fxe = et / Ns -(式2.6)因為et 1, 故et / Ns 1 / Ns, 即 et / Ns 1 / Ns Ns = Tpr fs -(式2.7) 根據(jù)以上分析, 可以知道等精度測頻法具有三個特點: 相對測量誤差與被測頻率的高低無關(guān); 增大Tpr或fs可以增大Ns, 減少測量誤差, 提高測量精度; 測量精度與預置門寬度和標準頻率有關(guān), 與被測信號的頻率無關(guān), 在預置門和常規(guī)測頻閘門時間相同而被測信號頻率不同的情況下, 等精度測量法的測量精度不變.2.1.2 標準頻率誤差 標準頻率誤差為fs / fs, 因為晶體的穩(wěn)定度很高, 標準頻率

26、誤差可以進行校準, 相對于量化誤差, 校準后的標準頻率誤差可以忽略。2.2 預置門時間信號與閘門時間信號 預置門的概念與傳統(tǒng)的閘門的概念是不同的. 預置門是指同時啟動或同時停止標準頻率信號計數(shù)器和被測信號計數(shù)器的門控信號. 預置門的概念用于高精度恒定誤差測頻/周期方法中, 并且稱預置門的時間寬度為預置門時間. 高精度恒定誤差測頻方法測量精度與預置門時間和標準頻率有關(guān), 與被測信號的頻率無關(guān). 在預置門時間和閘門時間相同而被測信號頻率不同的情況下, 高精度恒定誤差頻率測量法的測量精度不變, 而直接測頻法的精度隨著被測信號的增加而接近線性的增大.2.3 高精度恒誤差周期測量方法 分析思路和結(jié)果均對

27、高精度恒誤差頻率測量相似或相同.2.4 脈沖寬度測量理論誤差分析 根據(jù)方案中的脈沖寬度測量方法, 分析脈沖寬度測量誤差. 設被測信號的脈沖寬度為Twxe, 標準頻率信號頻率為fs, 則脈沖寬度的測量值為: Twx = Nx / fs -(式2.8) 在一次測量中, 對標準頻率信號的計數(shù)值Nx可能產(chǎn)生±1個標準頻率信號周期的計數(shù)誤差, 則脈沖寬度測量相對誤差為: |Twx / Twx| = ( 1 fs ) / ( Nx fs ) = 1 / Nx -(式2.9)其中Nx = Twx fs. 可以看出, 在fs一定的時候, 脈沖寬度越小, 誤差越大. 當Twx = 100s, fs =

28、 60MHz時, Nx = 6 000, 則有: |Twx / Twx| = 1 / 6 000 = 0.017%2.5 周期脈沖信號占空比測量誤差分析 使用第一部分中所述的占空比方法, 根據(jù)誤差合成原理, 周期測量相對誤差最大值等于脈沖寬度測量相對誤差. 在標準頻率為60MHz, 被測頻率1kHz(即周期為0.001s)的時候, 設其占空比為10%, 則由脈沖寬度測量相對誤差公式計算出的相對誤差應該小于0.017%第三章 方案的實現(xiàn)3.1 穩(wěn)壓電源設計本項設計要求的電源有: +12V, -12V, +5V的穩(wěn)壓電源. 在進行電源設計時, 功率交流輸入端加一級電源濾波器, 以降低工頻頻率干擾.

29、3.2 測量控制電路本電路采用單片機和CPLD/FPGA的結(jié)合來實現(xiàn). 單片機(AT89C51)完成整個測量電路的控制, 數(shù)據(jù)處理和顯示輸出, CPLD/FPGA完成計數(shù)器的功能. 鍵盤信號由AT89C51單片機進行處理. AT89C51從CPLD/FPGA讀回計數(shù)數(shù)據(jù)并進行高精度浮點運算, 并且向顯示電路輸出測量結(jié)果. 電路系統(tǒng)原理框圖如圖3.1所示:頻周脈占 P0P3.0P3.1 P2 RSETP1.0P1.3 P1.0P1.3 TCLK CPLD/FPGA BCLK 顯示驅(qū)動74LS164×8數(shù)碼顯示LED×8信號放大與整形 電路 晶振復 電源圖3.1 等精度數(shù)字頻率

30、計電路系統(tǒng)原理框圖3.3 輸入信號處理部分 為測量小信號，需要在輸入端加前置信號處理電路，將小信號放大后送入整形電路。3.4 小信號處理部分 電路如圖3.2:圖3.2 小信號處理部分電路在調(diào)試中發(fā)現(xiàn)LM361的輸出在零瞬間有毛刺, 在輸出與地間并聯(lián)一個100pF的瓷片電容后消除了毛刺, 而且處理后的波形仍然比較陡峭, 本部分電路的抗干擾能力也很強.3.5 標準頻率方波發(fā)生電路本設計采用60MHz的晶體震蕩器產(chǎn)生標準頻率方波信號(頻標)供數(shù)字測量電路使用。晶體震蕩器采用恒溫晶體震蕩器，穩(wěn)定度為: 2.0×10-7 / 24小時。晶體震蕩器主要由晶體震蕩電路和緩沖放大電路組成。如下圖所示

31、：圖3.3 60MHz的晶體震蕩電路工作原理：如圖3.3所示。晶體三極管VT1為60MHz的晶體震蕩器，震蕩器的輸出送至晶體三級管VT2的緩沖放大器進行信號放大，它的反射級有較大的反饋， 使得震蕩器更加穩(wěn)定。電阻R5，R6為偏置，R7為負載電阻，信號通過電容C6耦合輸出60MHz的高頻信號。其中，VT1集電極回路由電感L1以及電容C4，C5組成并聯(lián)諧振回路，調(diào)節(jié)空氣可變電容C4，使得回路諧振在震蕩頻率60MHz上，電感L3和電容C7組成去耦電路，其作用在于濾除電源中的高次諧波，以保證頻率波形的純度。3.6 顯示器電路 LCD(Liquid Crystal Diodes)是液晶顯示器的簡稱。LE

32、D顯示塊是由發(fā)光二極管顯示字段的顯示器件。在本設計的系統(tǒng)中采用的是七段LED。這種顯示塊有陰極與共陽極兩種，如圖3.4所示。 （a）共陰極 （b）共陽極 （c）管腳配置圖3.4 七段LED顯示塊七段顯示塊與微機接口如表3.1所示。 表3.1：七段顯示塊與微機接口在微機應用系統(tǒng)中使用LED顯示塊構(gòu)成N位LED顯示器。圖3.5是N位顯示器的構(gòu)成原理。圖3.5 N位LED顯示器因為本設計用高精度恒誤差的頻率和周期測試方法, 預置門時間為1.5s, 在標準頻率信號為50MHz的情況下, 根據(jù)上文討論的高精度恒誤差的頻率和周期測試方法相對誤差計算公式可以算出測量精度為: 1 / ( 1.5×5

33、0×106 ) = 1.3×10-8即能夠顯示接近8位有效數(shù)字, 所以電路采用了8位LED顯示器. 如圖3.6所示。圖3.6 八位LED動態(tài)顯示器電路本系統(tǒng)的LED的驅(qū)動電流由7片串級的串入并出的移位寄存器74LS164提供，基本可以保證LED的亮度，由工作于同步位移寄存器0模式的串行口輸出顯示數(shù)據(jù)，用一片74LS164作為顯示單位以及工作狀態(tài)的指示，數(shù)據(jù)與7位顯示串聯(lián)，即第8位顯示數(shù)據(jù)。圖3.7 采用74LS164的動態(tài)驅(qū)動3.7 實際數(shù)字測量部分本計要求測量功能模塊較多, 設計要求的被測信號以及標準頻率信號為1MHz, 高頻信號之間的信號干擾非常的強. 在方案實現(xiàn)過程中

34、要求處處考慮到干擾問題, 減少布線的復雜程度.3.7.1 頻率測量與周期測量電路 因為本設計采用高精度恒誤差頻率測量法與高精度恒誤差周期測量法, 這兩種方法使用的電路完全相同, 所以在方案實現(xiàn)中, 頻率測量與周期測量使用同一電路, 只是單片機運算不同. 頻率測量與周期測量電路由顯示在圖3.3中的控制信號以及以下三個子模塊構(gòu)成: CONTRL- 本模塊的控制部分, 主要接收單片機的指令, 控制計數(shù)器CONT1和CONT2. CONT1- 對由被測信號整形后形成的脈沖進行計數(shù). CONT2- 對標準頻率信號進行計數(shù). 根據(jù)高精度恒誤差頻率和周期測量原理, 本模塊電路按以下方式進行工作: 經(jīng)過整形后

35、的被測信號脈沖從CONTRL的FIN端輸入, 標準頻率信號從CONTRL的FSD端輸入, CONTRL的輸入端是本模塊電路的工作初始化信號輸入端. 在進行頻率或周期測量時, 進行以下幾步: 在CONTRL的CLR端加一正脈沖信號以完成測試電路狀態(tài)的初始化; 由預置門控信號將CONTRL的START端置高電平, 預置門開始定時. 同時由被測信號的上升沿打開計數(shù)器CONT1, 并使標準頻率信號被關(guān)斷. 預置門定時結(jié)束信號把CONTRL的START端置為低電平. 這使在被測信號的下一個脈沖的上升沿到來時, CONT1停止計數(shù), 同時輸入CONT2的標準頻率信號被關(guān)斷. 控制部分CONTRL的EEND

36、端輸出低電平來指示測量計數(shù)結(jié)束. 單片機讀回CONT1和CONT2的計數(shù)值, 根據(jù)高精度恒誤差測量公式進行浮點運算, 計算出被測信號的頻率或周期值.3.7.2 控制部分設計 圖3.8 測頻模塊原理邏輯圖 控制部分原理圖如圖3.9所示。當D觸發(fā)器的輸入端START為高電平時, 在FIN端來一個上升沿時, Q端為高電平, 導通FIN-CLK1和FSD-CLK2, 同時EEND被置為高電平; 在D觸發(fā)器的輸入端START為低電平時, 當FIN端輸入一個脈沖上升沿, FIN-CLK1和FSD-CLK2的信號通道被切斷. 圖3.8中的計數(shù)器CONT1是用8個四位并行二進制計數(shù)器按行波計數(shù)器原理所構(gòu)成的3

37、2位二進制計數(shù)器, 輸出8位數(shù)據(jù)總線, 分4次將32位數(shù)據(jù)全部讀出. CONT1的設計是用VHDL語言實現(xiàn)的.我們在EDA設計中嚴格采用模塊設計法, 總體設計采用原理圖輸入方式, 每個子模塊都采用VHDL語言描述.3.7.3 脈沖寬度測量和占空比測量電路圖3.9 測頻率與測周期部分控制電路 本模塊的電路設計根據(jù)第二部分所述的脈沖寬度測量原理, 設計如圖3.5的電路原理圖. 輸入到本模塊的被測量信號是經(jīng)過信號處理電路處理過后的被測信號, 該信號的上升沿和下降沿信號對應于未經(jīng)處理時的被測信號的50%幅度時上升沿和下降沿信號. 信號從FIN端輸入, CLR為本模塊電路的工作初始化信號輸入端. STA

38、RT為本電路的工作使能端, PUL端輸出如圖3.8中所示GATE的輸入端PUL.測量脈沖寬度采用以下幾步: 向CONTRL2的CLR端輸送一個脈沖以進行電路的工作狀態(tài)初始化. 將圖3.8中GATE的CNT端置為高電平, 表示進入脈沖寬度測量, 這時CONT2的輸入信號為PUL&FSD. 在經(jīng)過處理后的被測信號的上升沿到來之時, CONTRL2的PUL端輸出高電平, 標準頻率信號進入計數(shù)器CONT2. 在經(jīng)過處理后的被測信號的下降沿到來之時, CONTRL2的PUL端輸出低電平, 計數(shù)器CONT2被關(guān)斷. 單片機讀計數(shù)器CONT2的結(jié)果, 通過所述的測量原理公式(2.8)計算得出脈沖寬度

39、. 占空比的測量方法是通過測量脈沖寬度記錄CONT2的計數(shù)值Twx1, 然后將輸入信號反相, 再測量其脈沖寬度, 測得CONT2計數(shù)值Twx2, 則可以計算出 占空比 = Twx1100% / (Twx1+Twx2)圖3.10 脈沖測量模塊邏輯原理圖第四章 單片機控制與運算程序的設計4.1 單片機控制與運算的主流程圖調(diào)測脈寬子程序置標志位 有鍵按下嗎?清標志位調(diào)測周期子程序置標志位 有鍵按下嗎?調(diào)測頻子程序是測占空比鍵嗎? 是測脈寬鍵嗎? 是測周期鍵嗎? 開始 清內(nèi)存SP 60HP2 0 是測頻鍵嗎? 有鍵按下嗎?調(diào)顯示子程序CHOICE 1 11 清顯示緩沖區(qū), 送初始顯示內(nèi)容 清標志位 有

40、鍵按下嗎?置標志位測占空比子程序清標志位有鍵按下嗎?圖4.1 單片機控制與運算主流程圖第五章 結(jié)束語在簡易數(shù)字頻率計的設計當中，基本完成了設計任務書中的基本要求。在調(diào)試的實驗中，簡易數(shù)字頻率計能夠準確的測試頻率和周期，而且測量精度基本上滿足指標的要求。本文的工作基礎是基于CPLD的數(shù)字頻率計，利用VHDL語言進行單片機應用系統(tǒng)的數(shù)字頻率計的設計，并下載到CPLD中組成實際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。使用單片機完成整個測量電路的控制，數(shù)據(jù)處理和顯示輸出。采用兩個同步測周期計數(shù)器進行計數(shù)，并在FPGA中實現(xiàn)了系統(tǒng)集成，使設計更加靈活，可以在

41、許多頻率測量的設計中取代門控計數(shù)器。文中設計的數(shù)字頻率計，無需選擇量程便可實現(xiàn)寬頻段高精度的頻率測量，同時在基本電路模塊基礎上，不必修改硬件電路，通過修改VHDL源程序，增加一些新功能，滿足不同用戶的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。在設計當中，由于硬件電路中和測試設備的固有的特性，加大了調(diào)試的難度，造成了一些性能指標，沒有準確的達到任務書的要求，針對在設計中出現(xiàn)的問題，在今后的的工作中要避免，首先，要充分利用軟件電路和集成電路，使單片機技術(shù)再此電路扮演重要的角色；其次，要盡量解決電路的干擾問題，掌握一些常用的抗干擾技術(shù)；再次，在以后的工作中要熟練使用電子測量設備，以提高測量效率。參考文獻1盧毅

42、,賴杰.VHDL與數(shù)字電路設計M.北京:科學出版社,2001.2潘松.VHDL實用教程M.成都:電子科技大學出版社,2000.3徐志軍.大規(guī)?？删幊踢壿嬈骷捌鋺肕.成都:電子科技大學出版社,2000.4趙曙光.可編程邏輯器件原理、開發(fā)與應用M.西安:西安電子科技大學出社,2000.5薛萍,陳海燕,裴樹軍.基于ISP芯片的可編程數(shù)字頻率計的設計J.電測與儀表,2002,(2):2123.6顧巨峰,周浩洋,朱建華.基于可編程邏輯器件(Lattice)的多功能數(shù)字頻率計7 Victor P. Nelson，H. Troy Nagle，Bill D. Carroll，J. David Irwin.

43、 Digital Logic Circuit Analysis & Design. Prentice Hall / Pearson. 1999-5-1致 謝在即將走出大學校園步入社會的最后幾個月，利用我人生當中大學三年的時間在各位老師諄諄的指導下學到專業(yè)知識，我認真地做了畢業(yè)設計論文-簡易數(shù)字頻率計。在簡易數(shù)字頻率計的設計當中，得到了電子通信工程系領(lǐng)導的關(guān)心和支持，特別是應電教研室的董蘊華老師，在畢業(yè)設計但中進行了耐心的指導，并提出了合理化的建議，使畢業(yè)設計更加完善，衷心感謝我的指導教師董蘊華，在她精心指導和耐心幫助下，本課題的研究工作才能順利的進行，此外，她的言傳身教將使我終生受益。

44、感謝學校在畢業(yè)設計期間為我提供做好畢業(yè)設計的條件以及機房全體老師的辛勞工作和支持！感謝電子學院老師和同窗們的關(guān)心和支持！感謝所有幫助過我的人們！附 錄-CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;    ENTITY CNT10 IS    PORT (CLK:IN STD_LOGIC;              CLR:IN STD_LOGIC;        

45、60;    ENA:IN STD_LOGIC;             CQ:OUT INTEGER RANGE 0 TO 15;          CARRY_OUT:OUT STD_LOGIC);    END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,CLR,ENA)

46、 ISBEGIN  IF   CLR='1' THEN CQI<=0;        ELSIF CLK'EVENT AND CLK='1' THEN                     IF ENA='1' THEN            &

47、#160; IF CQI<9 THEN CQI<=CQI+1;               ELSE CQI<=0;             END IF;        END IF;  END IF;END PROCESS;PROCESS (CQI) ISBEGIN  IF CQI=9 THEN

48、CARRY_OUT<='1'        ELSE CARRY_OUT<='0'  END IF;END PROCESS;    CQ<=CQI;END ARCHITECTURE ART;-REG32B.VHDLIBRARY IEEE;  USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS    PORT(LOAD:IN STD_LOGIC;    

49、60;  DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);        DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B IS BEGINPROCESS(LOAD,DIN)ISBEGINIF LOAD'EVENT AND LOAD='1' THEN DOUT<=DIN;        

50、0;END IF;END PROCESS;END ARCHITECTURE ART;-TESTCTL.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;    USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS   PORT (CLK:IN STD_LOGIC;            TSTEN:OUT STD_LOGIC;        &

51、#160;  CLR_CNT:OUT STD_LOGIC;           LOAD:OUT STD_LOGIC);    END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNAL DIV2CLK: STD_LOGIC;BEGINPROCESS(CLK)ISBEGIN   IF CLK'EVENT AND CLK= '1' THEN    &#

52、160;      DIV2CLK<=NOT DIV2CLK;   END IF ;END PROCESS;PROCESS(CLK,DIV2CLK) ISBEGIN    IF CLK='0' AND DIV2CLK='0' THEN                            

53、             CLR_CNT<='1'      ELSE CLR_CNT<='0'   END IF;END PROCESS;   LOAD<=NOT DIV2CLK;   TSTEN<=DIV2CLK;END ARCHITECTURE ART;-FREQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A

54、LL;COMPONENT REG32B IS   PORT(LOAD:IN STD_LOGIC;        DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);        DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END COMPONENT;             COMPONENT TESTCTL IS

55、60; PORT (CLK:IN STD_LOGIC;            TSTEN:OUT STD_LOGIC;            CLR_CNT:OUT STD_LOGIC;            LOAD:OUT STD_LOGIC);  END COMPONENT;SIGNAL SE,SC,SL:STD_LOGIC;SIGNAL S1,S2,S3,S4,S5,S6,S7,S8:STD