實(shí)驗(yàn)四Verilog與Xilinx ISE軟硬平臺(tái)的介紹

1、邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)設(shè)計(jì)樓道燈的控制電路20152016秋冬浙江大學(xué)計(jì)算機(jī)學(xué)院實(shí)驗(yàn)教學(xué)中心42Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)熟悉熟悉Verilog HDL語言并能用其建立基本的邏輯部件，在語言并能用其建立基本的邏輯部件，在Xilinx ISE平臺(tái)進(jìn)行輸入、編輯、調(diào)試、行為仿真與綜平臺(tái)進(jìn)行輸入、編輯、調(diào)試、行為仿真與綜合后功能仿真合后功能仿真熟悉掌握熟悉掌握Spartan-III Board FPGA 開發(fā)平臺(tái)，同時(shí)在開發(fā)平臺(tái)，同時(shí)在ISE平臺(tái)上進(jìn)行時(shí)序約束、引腳約束及映射布線后時(shí)序仿真平臺(tái)上進(jìn)行時(shí)序約束、引腳約束及映射布線后時(shí)序仿真運(yùn)用運(yùn)用Xilinx ISE具將設(shè)計(jì)驗(yàn)證后的代

2、碼下載到實(shí)驗(yàn)板上，具將設(shè)計(jì)驗(yàn)證后的代碼下載到實(shí)驗(yàn)板上，并在實(shí)驗(yàn)板上驗(yàn)證并在實(shí)驗(yàn)板上驗(yàn)證32010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)實(shí)驗(yàn)設(shè)備實(shí)驗(yàn)設(shè)備1臺(tái)1套裝有裝有 ISE 計(jì)算機(jī)計(jì)算機(jī)Spartan-III 開發(fā)板開發(fā)板實(shí)驗(yàn)材料實(shí)驗(yàn)材料無無42010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)1.2.3.熟悉熟悉ISE工具軟件的運(yùn)行環(huán)境與安裝過程工具軟件的運(yùn)行環(huán)境與安裝過程設(shè)計(jì)簡(jiǎn)單設(shè)計(jì)簡(jiǎn)單組合邏輯電路組合邏輯電路，采用，采用圖形輸入圖形輸入邏輯功能描述，建立邏輯功能描述，建立FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)的實(shí)現(xiàn)數(shù)字系統(tǒng)的Xilinx ISE設(shè)計(jì)管理工程，并進(jìn)行編輯、設(shè)計(jì)管理

3、工程，并進(jìn)行編輯、調(diào)試、編譯、行為仿真，時(shí)序約束、引腳指定（約束）、映調(diào)試、編譯、行為仿真，時(shí)序約束、引腳指定（約束）、映射布線后時(shí)序仿真及射布線后時(shí)序仿真及FPGA編程代碼下載與運(yùn)行驗(yàn)證編程代碼下載與運(yùn)行驗(yàn)證設(shè)計(jì)簡(jiǎn)單設(shè)計(jì)簡(jiǎn)單時(shí)序邏輯電路時(shí)序邏輯電路，采用，采用Verilog代碼輸入代碼輸入邏輯功能描述，邏輯功能描述，建立建立FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)的實(shí)現(xiàn)數(shù)字系統(tǒng)的ISE設(shè)計(jì)管理工程，并進(jìn)行編輯、設(shè)計(jì)管理工程，并進(jìn)行編輯、調(diào)試、編譯、行為仿真，時(shí)序約束、引腳約束、映射布線后調(diào)試、編譯、行為仿真，時(shí)序約束、引腳約束、映射布線后時(shí)序仿真及時(shí)序仿真及FPGA編程代碼下載與運(yùn)行驗(yàn)證編程代碼下載與運(yùn)行驗(yàn)證5

4、2010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)問題問題1：某三層樓房的樓梯通道共用一盞燈，每層樓都安裝：某三層樓房的樓梯通道共用一盞燈，每層樓都安裝了一只開關(guān)并能獨(dú)立控制該燈，請(qǐng)?jiān)O(shè)計(jì)樓道燈的控制電路。了一只開關(guān)并能獨(dú)立控制該燈，請(qǐng)?jiān)O(shè)計(jì)樓道燈的控制電路。問題問題2：增加控制要求，燈打開后，延時(shí)若干秒自動(dòng)關(guān)閉，：增加控制要求，燈打開后，延時(shí)若干秒自動(dòng)關(guān)閉，請(qǐng)重新設(shè)計(jì)樓道燈的控制電路。請(qǐng)重新設(shè)計(jì)樓道燈的控制電路。S3S2S1F0000001101010110100110101100111162010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái) 分析樓道燈的事件行為，用組分析

5、樓道燈的事件行為，用組合電路實(shí)現(xiàn)，用帶鎖定功能的合電路實(shí)現(xiàn)，用帶鎖定功能的按鈕開關(guān)或撥動(dòng)開關(guān)作為電路按鈕開關(guān)或撥動(dòng)開關(guān)作為電路輸入輸入S1, S2,S3 ，電路，電路輸出輸出為為 F 變量賦值變量賦值 開關(guān)按下為開關(guān)按下為1，彈起為，彈起為0 輸出燈亮為輸出燈亮為1，燈暗為，燈暗為0 編寫真值表，如右表編寫真值表，如右表72010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)根據(jù)真值表分析輸入輸出關(guān)系，如下圖根據(jù)真值表分析輸入輸出關(guān)系，如下圖82010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)本實(shí)驗(yàn)將以兩種方法輸入邏輯功能描述：本實(shí)驗(yàn)將以兩種方法輸入邏輯功能描述：1. 以圖

6、形方式輸入邏輯功能描述以圖形方式輸入邏輯功能描述 不考慮燈延時(shí)熄滅，采用撥動(dòng)開關(guān)不考慮燈延時(shí)熄滅，采用撥動(dòng)開關(guān)2. 用用Verilog語言描述電路邏輯功能語言描述電路邏輯功能 要考慮燈延時(shí)熄滅，采用按鈕開關(guān)要考慮燈延時(shí)熄滅，采用按鈕開關(guān)92010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)1. 建立樓道控制的工程：建立樓道控制的工程：lamp_ctrl.ise 依次點(diǎn)擊菜單依次點(diǎn)擊菜單 在對(duì)話框中設(shè)置：在對(duì)話框中設(shè)置： (工程名和文件名不能以數(shù)字開頭命名工程名和文件名不能以數(shù)字開頭命名)a)Project Name:lamp_ctrlb)Top-Level Source Type:

7、Schematic 確認(rèn)后點(diǎn)擊確認(rèn)后點(diǎn)擊到設(shè)備屬性頁，設(shè)置：到設(shè)備屬性頁，設(shè)置：a)b)c)d)Family:Device:Package:Speed:Spartan-3XC3S200FT256-4 確認(rèn)后，一直點(diǎn)擊確認(rèn)后，一直點(diǎn)擊直到創(chuàng)建工程結(jié)束。直到創(chuàng)建工程結(jié)束。102010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)2. 創(chuàng)建原理圖文件創(chuàng)建原理圖文件: lamp_ctrl.sch 在在Sources 窗口窗口Sources選項(xiàng)卡空白處右選項(xiàng)卡空白處右鍵菜單選擇鍵菜單選擇 新建源文件向?qū)е羞x擇源文件類型為新建源文件向?qū)е羞x擇源文件類型為Schematic，輸入文件名，輸入文件名l

8、amp_ctrl，勾，勾選選Add to Project 連續(xù)點(diǎn)擊連續(xù)點(diǎn)擊，最后點(diǎn)擊最后點(diǎn)擊；在在Sources窗口中雙擊剛新建的文件圖標(biāo)，窗口中雙擊剛新建的文件圖標(biāo)，進(jìn)入電路原理圖編輯窗口進(jìn)入電路原理圖編輯窗口3. 輸入樓道燈控邏輯電路輸入樓道燈控邏輯電路在在Souces窗口中選擇窗口中選擇Symbols選項(xiàng)卡，配合選項(xiàng)卡，配合Schematic Editor工工具條輸入原理圖，如圖具條輸入原理圖，如圖樓道燈控制畫圖要點(diǎn)122010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)4. 查看輸入電路的硬件描述代碼查看輸入電路的硬件描述代碼在在Sources窗口中選擇窗口中選擇Source

9、s for: Synthesis / Implementation，選中選中l(wèi)amp_ctrl.sch圖標(biāo)，在圖標(biāo)，在Processes窗口窗口Processes選項(xiàng)卡中展選項(xiàng)卡中展開開 Design Utilities并雙擊并雙擊，如圖122010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)Verilog表達(dá)的完整代碼表達(dá)的完整代碼module lamp(S1, S2, S3, F); input S1; input S2; input S3; output F; wire NS1; wire NS2; wire NS3; wire S1NS2S3; wire S1S2S3; wi

10、re S2NS1S3; wire S3NS1S2; AND3 AND3A (.I0(NS3), .I1(NS2), .I2(S1), .O(S1NS2S3); AND3 AND3B (.I0(NS3), .I1(S2), .I2(NS1), .O(S2NS1S3); AND3 AND3C (.I0(S3), .I1(NS2), .I2(NS1), .O(S3NS1S2); AND3 AND3D (.I0(S1), .I1(S2), .I2(S3), .O(S1S2S3); INV INVS1 (.I(S1), .O(NS1); INV INVS2 (.I(S2), .O(NS2); INV I

11、NVS3 (.I(S3), .O(NS3); OR4 OR4A (.I0(S1S2S3), .I1(S3NS1S2), .I2(S2NS1S3), .I3(S1NS2S3), .O(F);endmodule132010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)5. 建立基準(zhǔn)測(cè)試波形文件建立基準(zhǔn)測(cè)試波形文件：lamp_ctrl_tbw.tbw在在Sources 窗口空白處的右鍵菜單中選擇窗口空白處的右鍵菜單中選擇在新建源文件向?qū)е羞x擇源類型為：在新建源文件向?qū)е羞x擇源類型為：Test Bench WaveForm，輸，輸入文件名入文件名lamp_ctrl_tbw，并勾選，并勾選Add

12、 to Project單擊直到，進(jìn)入輸入時(shí)鐘設(shè)置，由于本實(shí)驗(yàn)電路是組合電路，設(shè)置：a)b)c)Clock InformationCominational Timing InformationInitial Length of Test BenchCombinatorial5ns, 10ns1000ns點(diǎn)擊進(jìn)入Test Bench WaveForm編輯窗口142010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)6. 建立仿真激勵(lì)輸入波形，運(yùn)行行為模擬建立仿真激勵(lì)輸入波形，運(yùn)行行為模擬 在在Test Bench WaveForm編輯窗口中，編輯窗口中，通過左鍵點(diǎn)擊改變通過左鍵點(diǎn)擊改變輸入

13、端的高低電平輸入端的高低電平 保存輸入波形，進(jìn)行波形行為仿真保存輸入波形，進(jìn)行波形行為仿真 仿真波形圖如下，拖動(dòng)時(shí)間軸，觀察與前面的真值表是否仿真波形圖如下，拖動(dòng)時(shí)間軸，觀察與前面的真值表是否一致；若不一致應(yīng)返回繼續(xù)修改，直到正確為止一致；若不一致應(yīng)返回繼續(xù)修改，直到正確為止時(shí)間軸時(shí)間軸真值表真值表152010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)152010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái) 若使用若使用Win7系統(tǒng)，仿真出系統(tǒng)，仿真出現(xiàn)錯(cuò)誤如右圖所示，請(qǐng)按如下現(xiàn)錯(cuò)誤如右圖所示，請(qǐng)按如下操作：操作：1. 點(diǎn)擊點(diǎn)擊“開始開始”按鈕，在開始菜單的運(yùn)行欄中輸入按

14、鈕，在開始菜單的運(yùn)行欄中輸入“services.msc”；2. 在彈出的在彈出的“服務(wù)服務(wù)”對(duì)話框中，雙擊對(duì)話框中，雙擊“WebClient”服務(wù)；服務(wù)； 3. 在彈出的屬性對(duì)話框中點(diǎn)擊在彈出的屬性對(duì)話框中點(diǎn)擊“啟動(dòng)啟動(dòng)”啟用此服務(wù)，點(diǎn)擊啟用此服務(wù)，點(diǎn)擊“確定確定”退出退出。7.建立用戶時(shí)序約束并為模塊的端口指定引腳分配，建立用戶時(shí)序約束并為模塊的端口指定引腳分配，創(chuàng)建引腳文件創(chuàng)建引腳文件: lamp_icf.ucf 在在Sources 窗口窗口Sources選項(xiàng)卡空選項(xiàng)卡空白處右鍵菜單選擇白處右鍵菜單選擇 新建源文件向?qū)е羞x擇源文件新建源文件向?qū)е羞x擇源文件類型為類型為Implementat

15、ion Constrains File，輸入文件名輸入文件名lamp_icf，勾選，勾選Add to Project若不顯示ucf文件，請(qǐng)重啟工程。點(diǎn)擊點(diǎn)擊“Edit Constraints (Text)”，打開中剛建立的文，打開中剛建立的文件件lamp_icf.ucf，通過文本方式進(jìn)行編輯，完成后保存。，通過文本方式進(jìn)行編輯，完成后保存。若不顯示ucf文件，請(qǐng)重啟工程。引腳編號(hào)在開發(fā)板相應(yīng)輸入輸出旁邊172010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)8. 設(shè)計(jì)實(shí)現(xiàn)并檢查約束結(jié)果在Sources窗口中選擇 Synthesis / Implementation，選中l(wèi)amp_ct

16、rl；在Processes窗口下選擇，進(jìn)行物理轉(zhuǎn)換、平面布圖、映射、物理布線等FPGA目標(biāo)格式實(shí)現(xiàn)文件生成。最后在設(shè)計(jì)摘要文檔中有如下結(jié)果：最后在設(shè)計(jì)摘要文檔中有如下結(jié)果：點(diǎn)擊按鈕打開點(diǎn)擊按鈕打開Design Summary182010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)9. 布線后仿真并檢查設(shè)計(jì)的模塊功能在Sources窗口Post Route Simulation，選中l(wèi)amp_ctrl_tbw.tbw；在Processes窗口運(yùn)行仿真結(jié)果如下，若結(jié)果與原先設(shè)計(jì)目標(biāo)中的真值表不一致，則需要再修改、仿真直到波形正確192010-10-11Verilog與Xilinx軟硬件實(shí)

17、驗(yàn)平臺(tái)10. 生成模塊的生成模塊的FPGA代碼并下載開發(fā)板代碼并下載開發(fā)板 用下載數(shù)據(jù)線連接用下載數(shù)據(jù)線連接PC機(jī)并口與開發(fā)板的機(jī)并口與開發(fā)板的J7 將將5V的的DC電源線連到開發(fā)板的電源線連到開發(fā)板的J4電源插座電源插座 連接好開發(fā)板后，按下列步驟進(jìn)行下載操作連接好開發(fā)板后，按下列步驟進(jìn)行下載操作202010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)a)b)在Sources窗口中選擇 Synthesis / Implementation在Sources窗口中選擇lamp_ctrl.sch；在Processes窗口中，用鼠標(biāo)雙擊出現(xiàn)的對(duì)話框選擇“cancel”。c) 點(diǎn)擊“Conf

18、igure Target Device”下的“Manage Configuration Project (iMPACT)”，出現(xiàn)右邊對(duì)話框，點(diǎn)擊“Finish”。選擇Configure devices using Boundary-Scan chain (JTAG)，選擇Automatically connect to a cable and identify Boundary-Scan chain212010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)d)接下來出現(xiàn)Assign New Configuration File對(duì)話框。這時(shí)從文件列表中選擇lamp_ctrl.bit文件，

19、將會(huì)為JTAG chain上的xc3s200 設(shè)備指定配置文件 ；若有警告窗口彈出，點(diǎn)擊按鈕即可；選擇 Bypass 以跳過其他余下的設(shè)備e)右鍵點(diǎn)擊xc3s200 device圖標(biāo)，選擇菜單項(xiàng)打開Programming Properties對(duì)話框，點(diǎn)擊后將會(huì)按鈕即可對(duì)硬件設(shè)備進(jìn)行下載編程。222010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)1. 建立樓道控制的工程：lamp_ctrl.ise 依次點(diǎn)擊菜單 在對(duì)話框中設(shè)置如下：a)b)Project Name:Top-Level Source Type:lamp_ctrlHDL 確認(rèn)后點(diǎn)擊到設(shè)備屬性頁，設(shè)置：a)b)c)d)Fa

20、mily:Device:Package:Speed:Spartan-3XC3S200FT256-4 確認(rèn)后，一直點(diǎn)擊直到創(chuàng)建工程結(jié)束232010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)2. 創(chuàng)建Verilog 輸入源文件 lamp_controller.v 在Sources 窗口空白處的右鍵菜單中選擇 在新建源文件向?qū)е羞x擇源類型為Verilog Module，輸入文件名lamp_controller ，勾選Add to Project 連續(xù)點(diǎn)擊定義模塊輸入輸出引腳，點(diǎn)擊和 在Sources窗口中雙擊文件圖標(biāo)進(jìn)入Verilog代碼編輯窗口輸入輸出也可之后在程序中配置，這里留空以以

21、Verilog 語言輸入語言輸入邏輯邏輯功能描述功能描述樓道燈樓道燈控制控制電路電路:門級(jí)語言描述門級(jí)語言描述timescale 1ns / 1psmodule lam_ctrl(S1, S2,S3, F); input S1; input S2; input S3; output F; wire AND_NS1NS2S3; wire AND_NS1S2NS3; wire AND_S1NS2NS3; wire AND_S1S2S3; wire NS1; wire NS2; wire NS3; AND3 AND_1 (.I0(NS3), .I1(NS2), .I2(S1), .O(AND_S1N

22、S2NS3); AND3 AND_2 (.I0(NS3),.I1(S2), .I2(NS1), .O(AND_NS1S2NS3); AND3 AND_3 (.I0(S3), .I1(NS2),.I2(NS1), .O(AND_NS1NS2S3); AND3 AND_4 (.I0(S3), .I1(S2), .I2(S1), .O(AND_S1S2S3); INV INV1 (.I(S1), .O(NS1); INV INV2 (.I(S2), .O(NS2); INV INV3 (.I(S3), .O(NS3); OR4 OR_1 (.I0(AND_S1S2S3), .I1(AND_NS1NS

23、2S3), .I2(AND_NS1S2NS3), .I3(AND_S1NS2NS3), .O(F);Endmodule 242010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)module lamp_controller(clk, S1, S2, S3, F); 行為描述行為描述parameter COUNTER = 28; / 計(jì)數(shù)器的位數(shù)：28位input clk, S1, S2, S3; / 輸入：時(shí)鐘、三個(gè)按鈕output F; / 輸出：控制燈的亮、滅wire w;reg y;reg COUNTER-1 : 0 count;initial count = 0;assign

24、w = S1 S2 S3;always (posedge clk)if (w | count 28hFFFF_FFF) beginy = 1;count = count + 1;end else beginy = 0;count = count;endassign F = y;endmodule252010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)262010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)4. 樓道控制電路代碼的綜合；在Processes 在Souces窗口選中文件窗口運(yùn)行 檢查綜合的電路結(jié)構(gòu)是否與設(shè)計(jì)目標(biāo)一致272010-10-11Verilog與Xili

25、nx軟硬件實(shí)驗(yàn)平臺(tái)5.建立基準(zhǔn)測(cè)試波形文件：lamp_controller_tbw.tbw 在Sources 窗口右鍵菜單中選擇 選擇新建源文件類型Test Bench WaveForm，輸入文件名并勾選Add to Project 單擊直到，進(jìn)入輸入時(shí)鐘設(shè)置a) Clock Informationb) Clock Timing Information Clock High Time Clock Low Time Input Setup Time Output Valid Delay OffsetSingle Clock, clkRising Edge25ns25ns1ns1ns0nsc)Initial Length of Test Bench13000ns 點(diǎn)擊，進(jìn)入Test Bench WaveForm編輯窗口282010-10-11Verilog與Xilinx軟硬件實(shí)驗(yàn)平臺(tái)6. 建立仿真激勵(lì)輸入波形，并運(yùn)行行為模擬建立仿真激勵(lì)輸入波形，并運(yùn)行行為模擬 為便于仿真，將代碼中計(jì)數(shù)器位數(shù)改成為便于仿真，將代碼中計(jì)數(shù)器位數(shù)改成8位位 在波形圖編輯窗口中，在波形圖編輯窗口中，通過左鍵點(diǎn)擊改變輸入端電平通過左鍵點(diǎn)