第4章 數(shù)字集成電路

1、第四章第四章 數(shù)字集成電路數(shù)字集成電路4.1 4.1 邏輯代數(shù)運算規(guī)則邏輯代數(shù)運算規(guī)則邏輯代數(shù)運算法則邏輯代數(shù)運算法則在邏輯代數(shù)中，用在邏輯代數(shù)中，用 “1 1” 、“0 0” 表示兩種狀態(tài)表示兩種狀態(tài)普通代數(shù)表示普通代數(shù)表示數(shù)量關系數(shù)量關系邏輯代數(shù)表示邏輯代數(shù)表示邏輯關系邏輯關系邏輯代數(shù)中基本運算邏輯代數(shù)中基本運算邏輯乘（邏輯乘（“與與”運算）運算） 邏輯加（邏輯加（“或或”運算）運算） 求求 反（反（“非非”運算）運算） 返回目錄返回目錄0 0=0 1=1 0=01 1=10+0=00+1=1+0=1+1=11001 由三種基本的邏輯運算關系由三種基本的邏輯運算關系得以下運算結論得以下運算

2、結論返回目錄返回目錄1.基本運算法則基本運算法則1. A 0 =0 A=0 2. A 1=1 A=A0 A 3. A A=A1 A A A 4.0A AA A 5. A+0=A 0 A 返回目錄返回目錄1 A 7.7. A+ A = A6. A+1=18.1 AAAA A A AA 9.返回目錄返回目錄普通代數(shù)能否寫成這種形式？交換律交換律結合律結合律分配律分配律10. A+B=B+A11. A B=B A13. A+B+C=A+ ( B+C ) =(A+B)+C12. ABC=(AB) C =A (BC) 14. A(B+C)=AB+AC15. A+BC=(A+B)(A+C)2.運算規(guī)律運算

3、規(guī)律返回目錄返回目錄16. A（A+B）=A證明：證明： A（A+B）=AAABAAB A（1B）A吸收律吸收律17.ABBAA )(18.AABA 19.BABAA 20.ABAAB 返回目錄返回目錄證明：證明：()()AABAA ABAB吸收律（摩根定律）吸收律（摩根定律）21.ABABA )(BAAB 22.證明：證明：AAABBAABBBAABAABABA )()(23.ABA B返回目錄返回目錄4.2 4.2 邏輯函數(shù)的表示和化簡邏輯函數(shù)的表示和化簡邏輯函數(shù)邏輯函數(shù) Y Y（A A、B B、C C ）A、B、C 是是輸入變量輸入變量，Y 是是輸出變量輸出變量。字母上無反號的叫字母上無

4、反號的叫原變量原變量，有反號的叫，有反號的叫反變量反變量。任何一件具體事物的因果關系都可以用一個邏輯函數(shù)描述任何一件具體事物的因果關系都可以用一個邏輯函數(shù)描述邏輯函數(shù)常用邏輯函數(shù)常用等方法描述等方法描述邏輯狀態(tài)表邏輯狀態(tài)表邏輯式邏輯式邏輯圖邏輯圖卡諾圖卡諾圖返回目錄返回目錄舉重裁判電路舉重裁判電路BC A Y主裁判控主裁判控制按鈕制按鈕副裁判控副裁判控制按鈕制按鈕只有當主裁判按下按鈕只有當主裁判按下按鈕A ，同時至少有一名副裁判，同時至少有一名副裁判按下按鈕按下按鈕B 或或C 時，指示燈時，指示燈Y 才會亮。才會亮。指示燈指示燈Y 的狀態(tài)是按鈕的狀態(tài)是按鈕A、B、C 狀態(tài)的函數(shù)狀態(tài)的函數(shù)A1、

5、B1、C1 表示三個按鈕按下的狀態(tài)，表示三個按鈕按下的狀態(tài)，A0、B0、C0 表示三個按鈕沒有按下的狀態(tài)，表示三個按鈕沒有按下的狀態(tài)，Y Y1 1 指示燈亮，指示燈亮，Y Y0 0 表示指示燈不亮。表示指示燈不亮。Y（A、B、C）返回目錄返回目錄4.2.1 4.2.1 邏輯函數(shù)的表示方法邏輯函數(shù)的表示方法一、邏輯真值表一、邏輯真值表以表格的形式表示輸入、輸出變量的邏輯狀態(tài)關系以表格的形式表示輸入、輸出變量的邏輯狀態(tài)關系舉重裁判電路的邏輯狀態(tài)表舉重裁判電路的邏輯狀態(tài)表 輸入輸入 輸出輸出 YA B C0 0 0 00 0 1 00 1 0 00 1 1 0 1 0 0 01 0 1 11 1 0

6、 11 1 1 1 二、邏輯函數(shù)式二、邏輯函數(shù)式 用用 “與與”、 “或或” 、“非非” 等邏輯運算的組合式，等邏輯運算的組合式，表示邏輯函數(shù)的輸入與輸出的關系的邏輯狀態(tài)關系。表示邏輯函數(shù)的輸入與輸出的關系的邏輯狀態(tài)關系。BC A Y舉重裁判電路的邏輯函數(shù)式舉重裁判電路的邏輯函數(shù)式YA（B +C）返回目錄返回目錄三、邏輯圖三、邏輯圖 用用 “與與”、 “或或” 、“非非” 等相應的邏輯符號表示函等相應的邏輯符號表示函數(shù)關系數(shù)關系YA（B +C）或門，實現(xiàn)或門，實現(xiàn) Y1 B +C&1ABCYY1與門，實現(xiàn)與門，實現(xiàn) Y Y1 A返回目錄返回目錄4.2.2 4.2.2 邏輯函數(shù)的化簡邏輯

7、函數(shù)的化簡1. 1. 應用邏輯代數(shù)運算法則化簡應用邏輯代數(shù)運算法則化簡(1) (1) 并項法并項法應用應用ABAAB和和1 AA例例： 試用并項法下列邏輯函數(shù)：試用并項法下列邏輯函數(shù)：CDBACDBAY1CDABAACDBAY2CBCACBAY3BCDDCBDBCDCBY4返回目錄返回目錄ACDBCDBACDBACDBAY)(1解：解：CDBCDBACDBACDABAACDBAY)()( 2CCBACBACBACBACBACBACBCACBAY)()()()( )(3BDCBDCBCDDCBDCDCBBCDDCBDBCDCBY)()( )()( 4返回目錄返回目錄(2) 配項法配項法應用應用)

8、,(AABB將將AA與某乘積項相乘，后展開，合并化簡與某乘積項相乘，后展開，合并化簡如如：CAABBCACABCBACABCAABAACBCAABCBCAABY)1 ()1 ( )(返回目錄返回目錄（3 3）吸收法）吸收法利用利用AABA可將可將AB項消去。項消去。如如：ADADADBCBAADABDCBAY)( )(1ABDCDCABABDCABABDCABABY)( )(2返回目錄返回目錄（4 4）消項法）消項法利用利用CAABBCCAAB將將BC項消去項消去如：如：EBADCBAEDCEBADCBAEDCEBADCBAY )()()( )(返回目錄返回目錄（5 5）消因子法）消因子法利用

9、利用BABAA將將BA中的因子中的因子A消去。消去。如：如：ACBABCBY1CBCDACBCDAACBACDAAY )( 2返回目錄返回目錄（6） 加項法加項法利用利用AAA加入相同項后，合并化簡。加入相同項后，合并化簡。如：如：ACBCBBACAABCABCCBABCAABCCBABCAABCY )()( 返回目錄返回目錄4.3 集成門電路集成門電路v與門與門v或門或門v非門非門v與非門與非門v或非門或非門v異或門異或門&ABY=AB1ABY=A+BYA1A&ABYAB 1ABYAB=1ABYABABAB4.3.1 TTL4.3.1 TTL門電路門電路TTLTTL是一種集成

10、門電路是一種集成門電路 1, TTL 1, TTL “與非與非” 門電路門電路+5VYR4R2R13kT2R5R3T3T4T1T5ABC750 3k360 100 返回目錄返回目錄1.1.輸入端不全為輸入端不全為 “1 1”的情況的情況YR4R2R13k T2R5R3T3T4T1T5AB750 3k360 100 C0.3V1V電位接近電源電壓使電位接近電源電壓使 T T3 3 ，T T4 4導通導通輸出端電位輸出端電位3.6VV7 . 07 . 05Y V截止截止負載負載拉電流拉電流該電壓不足以該電壓不足以使使T T2 2、T T5 5導通導通+Ucc(+5v)2. 2. 輸入端全為輸入端全

11、為 “1 1”的情況的情況YR4R2R13kT2R5R3T3T4T1T5ABC750 3k360 100 全接高電全接高電平平 “3V3V”導通鉗位在鉗位在2.1V2.1V約約1V1V截止截止負載門負載門灌電流灌電流輸出端電位輸出端電位3V. 0YV3V3V3V+Ucc(+5v)導通導通兩種實際的兩種實際的TTLTTL” 與非與非“門芯片門芯片213 4 5 6 7891011121314CT74LS20(4CT74LS20(4輸入輸入2 2門門) )213 4 5 6 7891011121314CT74LS00(2CT74LS00(2輸入輸入4 4門門) )返回目錄返回目錄TTL TTL “

12、與非與非” 門的特性及技術參數(shù)門的特性及技術參數(shù) 1. TTL 1. TTL “與非與非” 門的電壓傳輸特性門的電壓傳輸特性)(IoUfU BCA123V/OUV/IU1234返回目返回目錄錄2. 2. 輸出高電平電壓輸出高電平電壓UOH和輸出低電平電壓和輸出低電平電壓 UOL123/VOUV/IU1234BDACE輸出高電平電壓輸出高電平電壓 U UOHOH對應于對應于AB AB 段輸出電壓段輸出電壓輸出低電平電壓輸出低電平電壓 U UOLOL對對應于應于DE DE 段輸出電壓段輸出電壓 0.4V 2.4VOLOHUU通用通用TTL TTL “與非與非” 門門典型值典型值 0.3V 3.4V

13、OLOHUU返回目錄返回目錄2. 2. 開門電平開門電平UON和關門電平和關門電平 UOFF123/VOUV/IU1234BDACE開門電平開門電平 U UONON是指是指輸出電平剛下降到輸出電平剛下降到輸出低電平的上限輸出低電平的上限值時的輸入電壓值時的輸入電壓典型值典型值0 81 8OFFON. V . V UU返回目錄返回目錄關門電平關門電平 U UOFFOFF是指輸出電平是指輸出電平剛上升到輸出高電平的下剛上升到輸出高電平的下限值時的輸入電平。限值時的輸入電平。OLUNLUOFFUBCAV/IU123V/OU12343.3.噪聲容限電壓噪聲容限電壓 低電平噪聲容限電壓低電平噪聲容限電壓

14、 UNL在保證輸出的高電平電壓不低于額定值在保證輸出的高電平電壓不低于額定值9090的條件下所的條件下所容許疊加在輸入低電平上的最大噪聲（或干擾）電壓。容許疊加在輸入低電平上的最大噪聲（或干擾）電壓。NLOFFOLUUU返回目錄返回目錄NHUONUO HUBCA3.3.噪聲容限電壓噪聲容限電壓 高電平噪聲容限電壓高電平噪聲容限電壓 UNH在保證輸出的低電平電壓的條件下所容許疊加在輸入高在保證輸出的低電平電壓的條件下所容許疊加在輸入高電平（極性和輸入信號相反）的最大噪聲（干擾）電壓電平（極性和輸入信號相反）的最大噪聲（干擾）電壓NHOHONUUU123V/OUV/IU1234返回目錄返回目錄例如

15、：例如：設設TTL TTL “與非與非” 門的數(shù)據(jù)為門的數(shù)據(jù)為27040916OHOLOFFON. V, . V, . V, . V;UUUU則：則： V5 . 04 . 09 . 0NLUV1 . 16 . 17 . 2NHU返回目錄返回目錄5 5。扇出系數(shù)。扇出系數(shù)NO指一個指一個 “與非與非” 門能帶同類門的最大數(shù)目，表示帶負載能門能帶同類門的最大數(shù)目，表示帶負載能力力G G2 2G G3 3G GN NG G1 18ON對對TTL TTL “與非與非”門門ON返回目錄返回目錄6. 平均傳輸延遲時間平均傳輸延遲時間tuiotuoo50%50%tpd1tpd2平均傳輸延遲時間平均傳輸延遲時

16、間)(212pd1pdpdttt注意注意：此值愈小愈好此值愈小愈好上升延遲時間上升延遲時間下降延遲時間下降延遲時間返回目錄返回目錄2. 2. 三態(tài)輸出三態(tài)輸出 “與非與非” 門電路門電路YR4R2R1T2R5R3T3T4T1T5ABUCCDE輸入端輸入端使能端使能端輸出端輸出端返回目錄返回目錄圖形符號圖形符號&ABYE2. 2. 三態(tài)輸出三態(tài)輸出 “與非與非” 門電路門電路R4R2R1T2R5R3T3T4T1T5DABE1YUCC截止截止決定于決定于A A、B B的狀態(tài)，實的狀態(tài)，實現(xiàn)現(xiàn) “與非與非” 邏輯關系邏輯關系工作原理工作原理返回目錄返回目錄R4R2R1T2R5R3T3T4T1

17、T5DABE 0YUCC1V截止截止1V截止截止輸出端處于高輸出端處于高阻狀態(tài)，相當阻狀態(tài)，相當于開路狀態(tài)于開路狀態(tài)工作原理工作原理E高電高電平時平時高阻高阻狀態(tài)狀態(tài)返回目錄返回目錄E1E2E3總線（母線）總線（母線）三態(tài)門主要作為三態(tài)門主要作為TTL電路電路 與與總線總線間的間的接口電路接口電路用途：用途：此時接受此時接受G G2 2的的輸出。輸出。 G G1 1 、G G3 3呈高阻狀態(tài)呈高阻狀態(tài)返回目錄返回目錄 控制端控制端E E 輸入端輸入端 輸出端輸出端Y Y A B 1 0 0 1 1 0 1 0 1 1 1 1 0 0 X X 高阻高阻三態(tài)輸出三態(tài)輸出 “與非與非” 門的邏輯狀態(tài)

18、表門的邏輯狀態(tài)表返回目錄返回目錄4.3.2 4.3.2 CMOS 門電路門電路1 1。CMOS “非非” 門電路門電路UDDST2DT1AYSDN 溝道溝道P 溝道溝道互補對稱結構互補對稱結構CMOS 電路電路返回目錄返回目錄工作原理工作原理A0UDDST2DT1YSD截止截止導通導通輸出輸出 Y1返回目錄返回目錄工作原理工作原理A1UDDST2DT1YSD導通導通截止截止輸出輸出 Y0返回目錄返回目錄2. 2. CMOS “與非與非” 門電路門電路UDDT3T2AYT1BT4N 溝道增強型管溝道增強型管兩管串聯(lián)兩管串聯(lián)驅動管驅動管P 溝道增強型管溝道增強型管兩管并聯(lián)兩管并聯(lián)負載管負載管返回目

19、錄返回目錄A1UDDT3T2YT1T4B1導通導通電阻很低電阻很低截止截止電阻很高電阻很高12. 2. CMOS “與非與非” 門電路門電路返回目錄返回目錄A0UDDT3T2YT1T4B1截止截止電阻很高電阻很高導通導通電阻很低電阻很低02. 2. CMOS “與非與非” 門電路門電路返回目錄返回目錄3. 3. CMOS “或非或非” 門電路門電路UDDT3T2AT1T4BN 溝道增強型管溝道增強型管兩管并聯(lián)兩管并聯(lián)驅動管驅動管P 溝道增強型管溝道增強型管兩管串聯(lián)兩管串聯(lián)負載管負載管返回目錄返回目錄UDDT3T2T1T4A0B0截止截止導通導通Y13. 3. CMOS “或非或非” 門電路門電

20、路返回目錄返回目錄UDDT3T2T1T4A0B1截止截止導通導通Y03. 3. CMOS “或非或非” 門電路門電路返回目錄返回目錄4. 4. CMOS 傳輸門電路傳輸門電路UDDT1T2uIuOCCSSDD控制極控制極控制極控制極10傳輸門導通傳輸門導通uO uI返回目錄返回目錄4. 4. CMOS 傳輸門電路傳輸門電路UDDT1T2uIuOCCSSDD控制極控制極控制極控制極01傳輸門不導通傳輸門不導通uO uI關系不存在關系不存在返回目錄返回目錄uIuOCCTG1與與“非非”門組成門組成的的開關電路開關電路 uIuOCCTGCMOS 傳輸門電路傳輸門電路 圖形符號圖形符號返回目錄返回目錄

21、CMOS電路電路的優(yōu)點的優(yōu)點、靜態(tài)功耗?。ㄖ挥小㈧o態(tài)功耗?。ㄖ挥?。01mW) 。、允許電源電壓范圍寬（、允許電源電壓范圍寬（3 18V）。）。3、扇出系數(shù)大，抗噪容限大。、扇出系數(shù)大，抗噪容限大。CMOS電路電路的缺點的缺點2、集成度較低、集成度較低、制造工藝復雜。、制造工藝復雜。 返回目錄返回目錄4.4 4.4 組合邏輯電路組合邏輯電路 組合電路的組合電路的 綜合（或稱為設計）的工作綜合（或稱為設計）的工作是要求設計者按照給定的具體邏輯要求設計出最簡單的邏輯電路。是要求設計者按照給定的具體邏輯要求設計出最簡單的邏輯電路。綜合組合電路的步驟：綜合組合電路的步驟：邏輯邏輯要求要求邏輯邏輯狀態(tài)表

22、狀態(tài)表邏輯式邏輯式運用邏輯運用邏輯代數(shù)化簡代數(shù)化簡邏輯圖邏輯圖返回目錄返回目錄例：例：旅客列車分特快、直快和普快，并依此為優(yōu)先旅客列車分特快、直快和普快，并依此為優(yōu)先通行次序。某站在同一時間只能有一趟列車從車站通行次序。某站在同一時間只能有一趟列車從車站開出，即只能給出一個開車信號，試畫出滿足上述開出，即只能給出一個開車信號，試畫出滿足上述要求的邏輯電路。要求的邏輯電路。 設設A、B、C 分別代表特快、直快、普快分別代表特快、直快、普快 開車信號分別為開車信號分別為YA、 YB 、 YC返回目錄返回目錄CBAY CBCACBAYBABCCABCBACBAYA解：解：由題中給出的邏輯要求，列邏輯

23、狀態(tài)表由題中給出的邏輯要求，列邏輯狀態(tài)表 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 YC 0 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 YB YA C B A 返回目錄返回目錄對已寫出的函數(shù)式化簡對已寫出的函數(shù)式化簡AABBAABCCABCBACBAY ABABCACBAYBCBAY C&ACCYBYAYB返回目錄返回目錄例：例：有三個輸入變量有三個輸入變量A、B、C，當輸入端有偶數(shù)個，當輸入端有偶數(shù)個1時，給出一個指示信號，試用與非門實現(xiàn)。時，給出一個指示信號，試用與非門實現(xiàn)。解：

24、解：根據(jù)要求寫出邏輯狀態(tài)表根據(jù)要求寫出邏輯狀態(tài)表 A B C Y 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 0返回目錄返回目錄規(guī)定：輸入有偶數(shù)個1時，輸出用高電平表示CABCBABCAY題中要求用與非門實現(xiàn)題中要求用與非門實現(xiàn) 將上式進行變換成將上式進行變換成與非式與非式根據(jù)直值表，可寫出如下的函數(shù)式根據(jù)直值表，可寫出如下的函數(shù)式CABCBABCACABCBABCACABCBABCAY 返回目錄返回目錄CABCBABCAY根據(jù)上面的邏輯函數(shù)式，畫出邏輯圖。根據(jù)上面的邏輯函數(shù)式，畫出邏輯圖。&BY&

25、BCACBACABA返回目錄返回目錄C4.4.2 4.4.2 加法器加法器數(shù)制數(shù)制1. 1. 二進制二進制二進制數(shù)可用二進制數(shù)可用iiKB2表示；表示；N進制數(shù)可用進制數(shù)可用iiNKN表示；表示；第第 位系數(shù)位系數(shù)i基數(shù)基數(shù)權權十進制數(shù)可用十進制數(shù)可用iiKD10表示；表示；如：如：2101222121212021)11.101(2. 2. 八進制八進制 iiKO82101O81848783)41.37(3. 3. 十六進制十六進制 iiKH16十六進制記數(shù)碼：十六進制記數(shù)碼：1、2、3、4、5、6、7、8、9、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)(4E6)H

26、=4 162+14 161+6 160=(1254)D返回目錄返回目錄二進制與十進制間的轉換二進制與十進制間的轉換D01234B)27(2121202121)11011(二進制二進制十進制十進制十進制十進制二進制二進制0011223344D22222)27(ddddd如何來確定如何來確定04 dd返回目錄返回目錄0011223344D22222)27(ddddd27132余余)( 10d62余余)( 11d32余余)( 02d12余余)( 13d20余余)( 14d確定確定 的方法的方法dBB01234D)11011()( )27(ddddd返回目錄返回目錄請思考：請思考：二進制二進制八進制八

27、進制十六進制十六進制二進制二進制如何轉換？如何轉換？返回目錄返回目錄1. 半加器半加器“半加半加” 就是求本位和，不考慮低位進來的進位數(shù)。就是求本位和，不考慮低位進來的進位數(shù)。 BA 半加和半加和0 001 010 111 10 1進位進位返回目錄返回目錄半加器邏輯狀態(tài)表半加器邏輯狀態(tài)表 A B C S 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0邏輯式邏輯式BABABASABABCSCABCO半加器符號半加器符號&1ABSC邏輯圖邏輯圖返回目錄返回目錄2. 2. 全加器全加器 在多位數(shù)相加時，兩個待加數(shù)在多位數(shù)相加時，兩個待加數(shù) 和和 還要還要考慮來自低位的進位數(shù)考

28、慮來自低位的進位數(shù) ，由此得出本位和數(shù)，由此得出本位和數(shù)（全加和數(shù)）（全加和數(shù)） 和進位數(shù)和進位數(shù)iAiB1iCiSiC 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 iAiB1iCiCiS全加器邏輯狀態(tài)表全加器邏輯狀態(tài)表1)()(iiiiiiiiiiiCBABACBABASiiiiiiiiBACBABAC1)(iiiiiiBABABASiiiiBABAS11iiiCSCSSiiiiBASCC1半加和：半加和：所以：所以：根據(jù)邏輯狀態(tài)表，寫出邏輯函數(shù)式根據(jù)邏輯狀態(tài)表，寫出邏輯函數(shù)式

29、返回目錄返回目錄邏輯圖邏輯圖 1iAiB1iCiCiSCOCO邏輯符號邏輯符號iAiB1iCiSiCCOCI返回目錄返回目錄思考題思考題：試說明試說明2111011111各式的含義各式的含義返回目錄返回目錄4.4.3 4.4.3 編碼器、譯碼器及數(shù)字顯示編碼器、譯碼器及數(shù)字顯示編碼：編碼：用數(shù)字或某種文字和符號來用數(shù)字或某種文字和符號來 表示某一對象或信號的過程。表示某一對象或信號的過程。1.1.二進制編碼器二進制編碼器二進制編碼器是將某種信號編成二進制代碼的電路二進制編碼器是將某種信號編成二進制代碼的電路例：將將76543210,IIIIIIII八個輸入信號八個輸入信號編成對應的二進制代碼輸

30、出。編成對應的二進制代碼輸出。返回目錄返回目錄 確定二進制代碼的位數(shù)確定二進制代碼的位數(shù)因為輸入有八個信號，所以輸出的是三位二進制代碼因為輸入有八個信號，所以輸出的是三位二進制代碼3, 82nn 列編碼表列編碼表 編碼表編碼表 是把待編碼的八個信號和的二進制代碼列成的表格是把待編碼的八個信號和的二進制代碼列成的表格編碼表見下頁返回目錄返回目錄三位二進制編碼表三位二進制編碼表 輸入輸入 輸輸 出出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 返回目錄返回目錄3. 3. 由編碼表寫

31、出邏輯式由編碼表寫出邏輯式7654765476542 IIIIIIIIIIIIY7531753175310 IIIIIIIIIIIIY7632763276321 IIIIIIIIIIIIY返回目錄返回目錄4.4. 由邏輯式畫出邏輯圖由邏輯式畫出邏輯圖11106I7I5I4I3I2I1I2Y1Y0Y6I7I5I4I3I2I1I2Y1Y0Y1111111&返回目錄返回目錄二十進制編碼器是將十進制的十個數(shù)碼二十進制編碼器是將十進制的十個數(shù)碼 0、1、2、3、4、5、6、7、8、9 編成二進制制代碼的電路，編成二進制制代碼的電路， 這種代碼又稱為這種代碼又稱為BCD碼。碼。. .確定二進制代碼

32、的位數(shù)確定二進制代碼的位數(shù)輸入有十個數(shù)碼，輸出應是四位二進制代碼。輸入有十個數(shù)碼，輸出應是四位二進制代碼。輸入：輸入：I0 I9輸出：輸出：Y4 Y12.2.列編碼表列編碼表返回目錄返回目錄輸入輸入 Y3 Y2 Y1 Y0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 8421碼編碼表碼編碼表返回目錄返回目錄3. 3. 由編碼表寫出邏輯式由編碼表寫出邏輯式9898983IIIIIIY9753197531975310 III

33、IIIIIIIIIIIIY765476542 IIIIIIIIY763276321 IIIIIIIIY返回目錄返回目錄S S0 0S S1 1S S2 2S S3 3S S4 4S S5 5S S6 6S S7 7S S8 8S S9 90I1I2I3I4I5I6I7I8I9I0Y1Y2Y3YV54. 4. 畫邏輯圖畫邏輯圖返回目錄返回目錄2. 2. 譯碼器譯碼器 二進制譯碼器二進制譯碼器譯碼是將二進制代碼按其編碼時的愿意譯碼是將二進制代碼按其編碼時的愿意 譯成對應的信號或十進制數(shù)碼。譯成對應的信號或十進制數(shù)碼。如：如：三位二進制代碼三位二進制代碼八個對應信號八個對應信號（1）列出譯碼器的狀態(tài)

34、表）列出譯碼器的狀態(tài)表輸出是一組高、低電平信號。輸出是一組高、低電平信號。二進制譯碼器二進制譯碼器輸入是一組二進制代碼，輸入是一組二進制代碼，返回目錄返回目錄 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 A B C 輸輸 出出 輸入輸入76543210YYYYYYYY 三位二進制譯碼器的狀態(tài)

35、表三位二進制譯碼器的狀態(tài)表返回目錄返回目錄（2）由狀態(tài)表寫出邏輯式）由狀態(tài)表寫出邏輯式CBAY 1CBAY 4CBAY 2BCAY 3CBAY 0CBAY 5CABY 6ABCY 7（3）由邏輯式畫出邏輯圖）由邏輯式畫出邏輯圖返回目錄返回目錄1Y0Y2Y3Y4Y5Y6Y7YABC11110111111110三位二進制譯碼器邏輯圖三位二進制譯碼器邏輯圖3 3線線8 8線譯碼器線譯碼器返回目錄返回目錄常用的常用的3 3線線8 8線線譯碼器是譯碼器是CT74LS138CT74LS138為擴大使用功能，為擴大使用功能， CT74LS138 除了三個輸入端外，除了三個輸入端外， 增加了使能端增加了使能端

36、S1 、S2 、S3 。當當 S11 且且S2 S3 0 時譯碼器進行譯碼工作，時譯碼器進行譯碼工作， 不滿足此條件，輸出端輸出高電平。不滿足此條件，輸出端輸出高電平。返回目錄返回目錄3.3.數(shù)字顯示數(shù)字顯示為直觀地顯示出數(shù)字系統(tǒng)的運行狀態(tài)及工作數(shù)據(jù)，為直觀地顯示出數(shù)字系統(tǒng)的運行狀態(tài)及工作數(shù)據(jù)， 需要用到需要用到數(shù)碼顯示器件數(shù)碼顯示器件（數(shù)碼管）（數(shù)碼管）數(shù)碼顯示器件數(shù)碼顯示器件半導體數(shù)碼管半導體數(shù)碼管熒光數(shù)碼管熒光數(shù)碼管輝光數(shù)碼管輝光數(shù)碼管液晶顯示器液晶顯示器返回目錄返回目錄1. 半導體數(shù)碼管半導體數(shù)碼管(LED 數(shù)碼管數(shù)碼管)abcdefga bcdegfabdega bde內部是一個內部

37、是一個結結外加電壓外加電壓返回目錄返回目錄2. 2. 七段顯示譯碼器七段顯示譯碼器功能：功能：把把8421二十進制代碼譯成對應于數(shù)碼管的十二十進制代碼譯成對應于數(shù)碼管的十個字段信號，驅動數(shù)碼管，顯示出相應的十進制數(shù)碼個字段信號，驅動數(shù)碼管，顯示出相應的十進制數(shù)碼常用的器件為常用的器件為CT74LS2471Ab c d ef gCCU a2ALTBIRBI3A4A GNDCT74LS247返回目錄返回目錄1Ab c d ef gCCU a2ALTBIRBI3A4A GNDCT74LS247控制端控制端輸入端輸入端輸出端 試燈輸入試燈輸入端端1BI0LT0ga滅燈輸入端滅燈輸入端0BI1ga滅滅0

38、 輸入端輸入端返回目錄返回目錄1A2ALT0AV5RBIBI3AabcdefgCT74LS247七段譯碼器和數(shù)碼管的聯(lián)接圖七段譯碼器和數(shù)碼管的聯(lián)接圖返回目錄返回目錄觸發(fā)器按邏輯功能可分為：雙穩(wěn)態(tài)觸發(fā)器、觸發(fā)器按邏輯功能可分為：雙穩(wěn)態(tài)觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器、無穩(wěn)態(tài)觸發(fā)器（多諧振蕩單穩(wěn)態(tài)觸發(fā)器、無穩(wěn)態(tài)觸發(fā)器（多諧振蕩器）。雙穩(wěn)態(tài)觸發(fā)器中又包含器）。雙穩(wěn)態(tài)觸發(fā)器中又包含RSRS觸發(fā)器、觸發(fā)器、JKJK觸發(fā)器、觸發(fā)器、D D觸發(fā)器和觸發(fā)器和T T觸發(fā)器等。觸發(fā)器等。 4.5 4.5 集成觸發(fā)器集成觸發(fā)器 返回返回觸發(fā)器是一種具有記憶功能的基本邏輯元觸發(fā)器是一種具有記憶功能的基本邏輯元件。觸發(fā)器具有件。觸

39、發(fā)器具有0 0和和1 1兩個穩(wěn)態(tài)，在觸發(fā)信兩個穩(wěn)態(tài)，在觸發(fā)信號下，可以由一種穩(wěn)態(tài)轉換到另一種穩(wěn)態(tài)。號下，可以由一種穩(wěn)態(tài)轉換到另一種穩(wěn)態(tài)。輸出狀態(tài)與輸出狀態(tài)與當前輸入當前輸入、以前輸出態(tài)以前輸出態(tài)相關。相關。4.5.4.5.1 R S 觸觸 發(fā)發(fā) 器器1.1.基本基本RSRS觸發(fā)器觸發(fā)器&G1&G2由兩個與非門交叉連接而成由兩個與非門交叉連接而成QQDRDS返回返回DSDR0 11 01 10 010不變不變不定不定Q&G1&G2QQDRDS返回返回輸入輸入SD=0, RD=1 時時若原狀態(tài)：若原狀態(tài)：1Q0Q 10101011輸出變?yōu)椋狠敵鲎優(yōu)椋?Q1Q &am

40、p;G1&G2QQDRDS返回返回輸入輸入SD=0, RD=1時時若原狀態(tài)：若原狀態(tài)：0Q1Q 00110101輸出保持：輸出保持：0Q1Q &G1&G2QQDRDS返回返回0, 1DDSR 時，觸發(fā)器原狀態(tài)若為時，觸發(fā)器原狀態(tài)若為“0”0”，則新狀態(tài)為則新狀態(tài)為“1”1”。若原狀態(tài)為。若原狀態(tài)為“1”1”，則新狀，則新狀態(tài)仍為態(tài)仍為“1”1”。即無論原狀態(tài)如何，基本。即無論原狀態(tài)如何，基本RSRS觸觸發(fā)器都輸出發(fā)器都輸出“1 1”，所謂，所謂“置位置位”狀態(tài)。狀態(tài)。返回返回0, 1DDRS時時 考慮到電路的對稱性，觸發(fā)器的輸出狀考慮到電路的對稱性，觸發(fā)器的輸出狀態(tài)應為

41、態(tài)應為“0 0”，即所謂，即所謂“復位復位”狀態(tài)。狀態(tài)。DRDS直直 接接 復復 位位 端（端（RESET）直直 接接 置置 位位 端（端（SET）低電平有效低電平有效返回返回輸入輸入RD=1, SD=1時時若原狀態(tài)：若原狀態(tài)：10111001輸出保持原狀態(tài)：輸出保持原狀態(tài)：0Q1Q 0Q1Q &G1&G2QQDRDS返回返回輸入輸入RD=1, SD=1時時若原狀態(tài)：若原狀態(tài)：1Q0Q 01110110輸出保持原狀態(tài)：輸出保持原狀態(tài)：1Q0Q &G1&G2QQDRDS返回返回結 論 時，觸發(fā)器原狀態(tài)若為時，觸發(fā)器原狀態(tài)若為“0”0”，則新狀態(tài)為則新狀態(tài)為“0”0

42、”。若原狀態(tài)為。若原狀態(tài)為“1”1”，則新狀態(tài)，則新狀態(tài)仍為仍為“1”1”。即無論原狀態(tài)如何，基本。即無論原狀態(tài)如何，基本RSRS觸發(fā)器觸發(fā)器輸出都保持原狀態(tài)不變。輸出都保持原狀態(tài)不變。1, 1DDSR返回返回輸入輸入RD=0, SD=0時時0011輸出全是輸出全是1與邏與邏輯功能相矛盾輯功能相矛盾且當且當 同時變?yōu)橥瑫r變?yōu)?時，速度快時，速度快的門輸出先變?yōu)榈拈T輸出先變?yōu)?，另一個不變。輸，另一個不變。輸出狀態(tài)由偶然因素決定。出狀態(tài)由偶然因素決定。&G1&G2QQDRDS0DDSR返回返回結 論 輸入輸入RD=0, SD=0時，基本時，基本RS觸發(fā)器的輸出觸發(fā)器的輸出不定，屬

43、于禁止出現(xiàn)的狀態(tài)。不定，屬于禁止出現(xiàn)的狀態(tài)。 基本基本RS觸發(fā)器的置位、復位和保持不變的觸發(fā)器的置位、復位和保持不變的邏輯功能，可實現(xiàn)數(shù)碼的存儲和記憶。由于有邏輯功能，可實現(xiàn)數(shù)碼的存儲和記憶。由于有禁態(tài)，所以使用受到一定限制禁態(tài)，所以使用受到一定限制 。返回返回圖形符號圖形符號DRDS低電平有效低電平有效QQ返回返回2.2.可控可控RS觸發(fā)器觸發(fā)器（時鐘（時鐘RS觸發(fā)器）觸發(fā)器）&c&dQQDRDS&a&bRS CP時鐘信號時鐘信號 直接直接復位端復位端 直接直接置位端置位端返回返回 注意注意DRDS （直接復位端）和（直接復位端）和 （直接（直接置位端）可以不

44、受時鐘信號的控制置位端）可以不受時鐘信號的控制直接給輸出直接給輸出 復位復位（輸出輸出0 0） 或或置位置位（輸出輸出1 1）。一般用于在開始工作時）。一般用于在開始工作時設定初始工作狀態(tài)設定初始工作狀態(tài) ，而在工作過程，而在工作過程中一般不使用中一般不使用 。因為它們都是低電。因為它們都是低電平有效的信號，所以不用時應接高平有效的信號，所以不用時應接高電平。電平。返回返回&c&dQQDRDS&a&bRS CC=0及及R=S=0時時011觸發(fā)器保持原態(tài)觸發(fā)器保持原態(tài)返回返回C=1，R=0、S=1時時1&c&dQQDRDS&a&bR

45、S C0110110新狀態(tài)是新狀態(tài)是1 1返回返回C=1，R=1、S=0時時1&c&dQQDRDS&a&bRS C1001011新狀態(tài)是新狀態(tài)是0 0返回返回C=1，R=1、S=1時時1&c&dQQDRDS&a&bRS C1100111新狀態(tài)不定新狀態(tài)不定返回返回邏輯功能表邏輯功能表RSQn+100Qn01110011不不定定Qn+1 -第第n+1個時鐘脈沖到來后的新狀態(tài)個時鐘脈沖到來后的新狀態(tài)Qn -第第n+1個時鐘脈沖到來之前的原狀態(tài)個時鐘脈沖到來之前的原狀態(tài)返回返回邏邏 輯輯 符符 號號DRDSSRCQQ返回返回例：畫出例：

46、畫出RS觸發(fā)器的輸出波形觸發(fā)器的輸出波形 。 CRSQQSetReset使輸出全為使輸出全為1C撤去后撤去后狀態(tài)不定狀態(tài)不定返回返回可控可控RSRS觸發(fā)器的空翻現(xiàn)象觸發(fā)器的空翻現(xiàn)象10010111010&c&dQQ&a&bC若若C C一直是高電平一直是高電平Q Q的狀態(tài)會不斷翻轉，產生空翻現(xiàn)象。的狀態(tài)會不斷翻轉，產生空翻現(xiàn)象。返回返回結 論 1. 1. 可控可控RSRS觸發(fā)器輸出的變化發(fā)生在觸發(fā)器輸出的變化發(fā)生在C C信號高信號高 電平期間電平期間. . 2. 2.仍存在禁止狀態(tài)（仍存在禁止狀態(tài)（R=S=1）。4.5.3 4.5.3 D 觸發(fā)器觸發(fā)器DCRDSD

47、QQ返回返回邏輯功能表邏輯功能表D01Qn+101返回返回&e&fQQ&c&d&a&bDCP設原態(tài)設原態(tài)Q=0并設并設D=11C=0期間，期間，c 、d被鎖，輸出被鎖，輸出為為1。00110返回返回1c=1 、d=1反饋到反饋到a、b的輸入，的輸入，a、b輸出輸出為為0、1。001111010&e&fQQ&c&d&a&bDCP返回返回C正沿到達正沿到達時時c、d開啟，開啟，使使c=1，d=0。11110110Q翻轉為翻轉為101&e&fQQ&c&d&a&

48、;bDC返回返回C正沿過后，正沿過后，d=0將將c封封鎖鎖,并使并使b=1，維持，維持d=0。11001因此以后因此以后C=1期間期間D的變化的變化不影響輸不影響輸出。出。001&e&fQQ&c&d&a&bDC返回返回vD鎖存器的工作方式：鎖存器的工作方式：CP0時，時，D輸入端數(shù)據(jù)封鎖，輸入端數(shù)據(jù)封鎖，D的狀態(tài)不變；的狀態(tài)不變；CP1時，時，Qn+1=Dv由于只有由于只有CP1時，時，D的狀態(tài)才能發(fā)生改變，的狀態(tài)才能發(fā)生改變，因而也叫作因而也叫作電平觸發(fā)電平觸發(fā)。4.5.3 邊沿觸發(fā)的邊沿觸發(fā)的D觸發(fā)器觸發(fā)器CPD正邊沿正邊沿D觸觸發(fā)器輸出發(fā)器

49、輸出 Q電平觸發(fā)電平觸發(fā)D鎖鎖存器輸出存器輸出 Q4.5.2 4.5.2 JK觸發(fā)器觸發(fā)器從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器QQQQCCJKSRRDSD1由兩個可控由兩個可控RSRS觸發(fā)器觸發(fā)器和一個非門構成和一個非門構成返回返回SDRDJKC邏輯符號邏輯符號邏輯狀態(tài)表邏輯狀態(tài)表J0011K0101Qn+1Qn+1 0 1QnQQ返回返回從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器QQQQCJKSRRDSD1C=0011SRC=0C=0時，時，若主觸發(fā)器輸出為若主觸發(fā)器輸出為0 0，01則從觸發(fā)器輸出也為則從觸發(fā)器輸出也為0。返回返回若主觸發(fā)器輸出為若主觸發(fā)器輸出為1 1，則從觸發(fā)器輸出也為則從觸發(fā)器輸出也

50、為1 1從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器QQQQCJKSRRDSD1C=0101SR10返回返回在在C=0C=0期間，從觸發(fā)器期間，從觸發(fā)器與主觸發(fā)器狀態(tài)一致。與主觸發(fā)器狀態(tài)一致。結結 論論返回返回從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器QQQ QQ QCJKSRRDSD1邏輯功能分析邏輯功能分析(1) J=1, K=1 Q = 0(1) J=1, K=1 Q = 0C=00111101SRC=0,C=0,主觸發(fā)器狀態(tài)主觸發(fā)器狀態(tài)不變不變從觸發(fā)器狀態(tài)也不變從觸發(fā)器狀態(tài)也不變且與主觸發(fā)器狀態(tài)相且與主觸發(fā)器狀態(tài)相同，同，01QJS返回返回RKQ從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器QQQQCJKSRRDSD1C

51、=10111100SR10C=1主觸發(fā)器輸出主觸發(fā)器輸出Q從從0變?yōu)樽優(yōu)?,從觸發(fā)器不變從觸發(fā)器不變.返回返回從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器QQQQCJKSRRDSD1C=01110SR101C=0主觸發(fā)器輸出不變主觸發(fā)器輸出不變, ,從觸發(fā)器輸出變?yōu)閺挠|發(fā)器輸出變?yōu)?,1,與主觸發(fā)器與主觸發(fā)器狀態(tài)相同。狀態(tài)相同。1001返回返回主從結構的主從結構的jk觸發(fā)器觸發(fā)器在在c=1時，先把信號存時，先把信號存在主觸發(fā)器中。在主觸發(fā)器中。在在C從從1下跳為下跳為0時，時，從觸發(fā)器輸出發(fā)生從觸發(fā)器輸出發(fā)生狀態(tài)翻轉或保持原狀態(tài)翻轉或保持原狀態(tài)不變，即下降狀態(tài)不變，即下降沿觸發(fā)。沿觸發(fā)。從觸發(fā)器從觸發(fā)器主

52、觸發(fā)器主觸發(fā)器QQQQCJKSRRDSD1C=10111100SR10J=K=1時時,每來一每來一個時鐘脈沖輸出個時鐘脈沖輸出狀態(tài)變化一次狀態(tài)變化一次.即即所謂所謂“計數(shù)計數(shù)”狀態(tài)狀態(tài).返回返回(2) J=0, K=0 由于主觸發(fā)器的由于主觸發(fā)器的R=S=0, 所以所以主觸發(fā)器的輸出狀態(tài)永遠不會變主觸發(fā)器的輸出狀態(tài)永遠不會變化化, 從觸發(fā)器的輸出狀態(tài)也不會從觸發(fā)器的輸出狀態(tài)也不會發(fā)生變化發(fā)生變化,觸發(fā)器此時為觸發(fā)器此時為“不變不變”狀態(tài)狀態(tài). 返回返回（3）J=1，K=0從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器QQQ QQCJKSRR RD DSD1C=110100SR100設原狀態(tài)為設原狀態(tài)為“0

53、0”1當當C=1C=1時時, ,主觸發(fā)器主觸發(fā)器先翻轉為先翻轉為“1”1”，然，然后當后當C=0C=0時，從觸發(fā)時，從觸發(fā)器在由器在由0 0翻轉為翻轉為1 1。返回返回從觸發(fā)器從觸發(fā)器主觸發(fā)器主觸發(fā)器QQCSRRDSD1C=110100SR01若原狀態(tài)為若原狀態(tài)為1 1，則主觸發(fā)器因，則主觸發(fā)器因S=0S=0，R=0R=0，C=1C=1時，時，主觸發(fā)器輸出不變，所以主觸發(fā)器輸出不變，所以C=0C=0時，從觸發(fā)器狀態(tài)也不變。時，從觸發(fā)器狀態(tài)也不變。01即不管原狀態(tài)如何，當即不管原狀態(tài)如何，當J=1，K=0時，時鐘脈沖時，時鐘脈沖過后的新狀態(tài)為過后的新狀態(tài)為1。返回返回（4 4）J=0，K=1考慮

54、到電路的對稱性，可以知道無論考慮到電路的對稱性，可以知道無論原狀態(tài)如何，下一個狀態(tài)一定是原狀態(tài)如何，下一個狀態(tài)一定是0 0。返回返回JK觸發(fā)器邏輯轉換表JKQnQn+1功能功能00000101保持保持00110100置置011000111置置111110110翻轉翻轉cJKQ時序圖時序圖返回返回21.1.5 觸發(fā)器邏輯功能的轉換觸發(fā)器邏輯功能的轉換1. JK觸發(fā)器轉換為觸發(fā)器轉換為D觸發(fā)器觸發(fā)器DSDRDJKCQQ1Dn Qn+1 0 0 1 1返回返回2. JK觸發(fā)器轉換為觸發(fā)器轉換為T觸發(fā)器觸發(fā)器SDRDJKCQQT T Qn+1 0 Qn 1 Qn返回返回CDQQ3. D觸發(fā)器轉換為觸發(fā)

55、器轉換為 觸發(fā)器觸發(fā)器T每來一個脈沖每來一個脈沖Q翻轉一次翻轉一次返回返回4.6.2 4.6.2 寄存器寄存器用于存放參與運算的數(shù)據(jù)和運算結果用于存放參與運算的數(shù)據(jù)和運算結果數(shù)碼的輸入方式有并行和串行之分數(shù)碼的輸入方式有并行和串行之分, ,輸出也有并行和串行之分。輸出也有并行和串行之分。返回返回并行輸入、并行輸出：數(shù)碼從各輸入、輸出并行輸入、并行輸出：數(shù)碼從各輸入、輸出 端同時輸入、輸出。端同時輸入、輸出。串行輸入、串行輸出：數(shù)碼從一個輸入、輸串行輸入、串行輸出：數(shù)碼從一個輸入、輸 出端逐位輸入、輸出。出端逐位輸入、輸出。返回返回1. 1. 數(shù)碼寄存器數(shù)碼寄存器取出取出清零清零寄存寄存1&am

56、p;1&1&QQQQ2Q1101SDRD010101101Q0并行輸入并行輸入/輸出輸出的數(shù)碼寄存器的數(shù)碼寄存器返回返回d3d2d1d0DQ寄存寄存清零清零RDQ3Q2Q1Q0由由D觸發(fā)器構成的并行輸入觸發(fā)器構成的并行輸入/輸出數(shù)碼寄存器輸出數(shù)碼寄存器RDRDRDDDDQQQ返回返回2. 移位寄存器移位寄存器即可存放數(shù)碼又可在移位脈沖控制下依次移動位置即可存放數(shù)碼又可在移位脈沖控制下依次移動位置.QQJKJKKKJJD數(shù)碼輸入數(shù)碼輸入RD 清零清零移位脈沖移位脈沖CQ3Q2Q1Q0由由JK觸發(fā)器組成的四位移位寄存器觸發(fā)器組成的四位移位寄存器返回返回 移位寄存器的狀態(tài)表移位寄存器

57、的狀態(tài)表(設寄存的二進制數(shù)為設寄存的二進制數(shù)為“1011”）CQ3Q2Q1Q00 0 0 0 0 清零清零1 0 0 0 1 左移一位左移一位2 0 0 1 0 左移二位左移二位3 0 1 0 1 左移三位左移三位4 1 0 1 1 左移四位左移四位移位過程移位過程返回返回存放的二進制數(shù)碼存放的二進制數(shù)碼1011隨時鐘脈沖從高隨時鐘脈沖從高位到低位依次位到低位依次串行串行輸入到數(shù)據(jù)輸入端。輸入到數(shù)據(jù)輸入端。輸出數(shù)據(jù)時，既可從最高位觸發(fā)器輸出輸出數(shù)據(jù)時，既可從最高位觸發(fā)器輸出端在移位脈沖控制下依次端在移位脈沖控制下依次串行串行輸出，也輸出，也可以從四個觸發(fā)器的輸出端同時可以從四個觸發(fā)器的輸出端同

58、時并行并行輸輸出。出。顯而易見，并行工作方式的速度較快，顯而易見，并行工作方式的速度較快，但需要的輸入輸出端子數(shù)相應較多。但需要的輸入輸出端子數(shù)相應較多。返回返回由由D 觸發(fā)器組成的四位左移寄存器觸發(fā)器組成的四位左移寄存器（串行輸入、串行（串行輸入、串行/并行輸出）并行輸出） 構成原理：既能左移又能右移。構成原理：既能左移又能右移。 給移位寄存器設置一個控制端如給移位寄存器設置一個控制端如S S，令，令S S0 0 時時左移；左移；S S1 1時右移即可。時右移即可。 集成組件集成組件74LS194就是這樣的多功能移位寄存器。就是這樣的多功能移位寄存器。 雙向移位雙向移位寄存器寄存器D0 L

59、LD1 Q Q0 0D2 Q Q1 1D3 Q Q2 2左移左移D1 Q Q2 2D2 Q Q3 3D3 R RD0 Q Q1 1右移右移D0 = SL SQ1 D2 = SQ1 SQ3 D3 = SQ2 SR D1 = SQ0 SQ2 雙向移雙向移D QCPQAQBQCQDDDDQQQ1&11&1&1&MMDRDLVCCQAQBQCQDS1S0CP16151413121110913456782QAQBQCQDCP S1S0CLRLDCBARABCDRLCLRGND74LS194右移右移串行串行輸入輸入左移左移串行串行輸入輸入并行輸入并行輸入工作方式工作方式控制

60、控制VCCQAQBQCQDS1S0CP16151413121110913456782QAQBQCQDCP S1S0CLRLDCBARABCDRLCLRGND74LS194011110 00 11 01 1直接清零直接清零保保 持持右移右移(從從QA向右移動向右移動)左移左移(從從QD向左移動向左移動)并入并入 CLRCPS1 S0功功 能能 4.6.3 計數(shù)器計數(shù)器基本邏輯功能基本邏輯功能:計數(shù)器能夠累計輸入時鐘脈沖的個數(shù)計數(shù)器能夠累計輸入時鐘脈沖的個數(shù)1. 二進制計數(shù)器二進制計數(shù)器 計數(shù)器的輸出碼按照二進制加法或減法的規(guī)律變化計數(shù)器的輸出碼按照二進制加法或減法的規(guī)律變化,如二進制加法計數(shù)器如二進制加法計數(shù)器,其規(guī)律是其規(guī)律是“逢二進一逢二進一”。 一個觸發(fā)器可以表示一位二進制數(shù)，如要表示一個觸發(fā)器可以表示一位二進制數(shù)，如要表示n位二位二進制數(shù)，就需要進制數(shù)，就需要n個觸發(fā)器。個觸發(fā)器。 n位二進制計數(shù)器所能表示的狀態(tài)數(shù)最多為位二進制計數(shù)器所能表示的狀態(tài)數(shù)最多為N=2n個，個，而所能表示的最大十進制數(shù)為而所能表示的最大十進制數(shù)為2n -1個。如個。如n=4，則狀態(tài)數(shù)，則狀態(tài)數(shù)最多為最多為16個，最大十進制數(shù)為個，最大十進制數(shù)為15。返回返回1.異步二進制加法計數(shù)器異步二進制加法計數(shù)器 所謂異步所謂異步,是指當多位觸發(fā)器發(fā)生狀態(tài)變化時是指當多位觸發(fā)器發(fā)生狀態(tài)變