課程設(shè)計(jì)---4位二進(jìn)制全加器全減器

1、精選優(yōu)質(zhì)文檔-傾情為你奉上 組合邏輯電路課程設(shè)計(jì)之4位二進(jìn)制全加器/全減器作者：姓名：周志敏 學(xué)號(hào)： 姓名：王光甫 學(xué)號(hào)： 姓名：沈俊楷 學(xué)號(hào)：課程設(shè)計(jì)題目要求：使用74LS283構(gòu)成4位二進(jìn)制全加全減器。具體要求：1）列出真值表；2）畫(huà)出邏輯圖；3）用Verilog HDL進(jìn)行仿真。摘要加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來(lái)構(gòu)成。但寬位加法器的設(shè)計(jì)是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開(kāi)發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面問(wèn)題。多為加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)行速度快；串行進(jìn)

2、位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行加法器的資源占用差距也會(huì)越來(lái)越大。本文將采用4位二進(jìn)制并行加法器作為折中選擇，所選加法器為74LS283，74LS283是4位二進(jìn)制先行進(jìn)位加法器，它只用了幾級(jí)邏輯來(lái)形成和及進(jìn)位輸出，由其構(gòu)成4位二進(jìn)制全加器；而四位的全減器可以用加法器簡(jiǎn)單的改造而來(lái)。采用Verilog HDL對(duì)四位的全加器-全減器進(jìn)行仿真。關(guān)鍵字74LS283，全加器，并行進(jìn)位，串行進(jìn)位，全減器，Verilog HDL仿真總電路設(shè)計(jì)一、硬件電路的設(shè)計(jì)該4位二進(jìn)制全加器以74LS283（圖1）為核心，采用先行進(jìn)位方式，極大地提高了電路運(yùn)行速度，下面是對(duì)4位全加器電路設(shè)計(jì)

3、的具體分析。 圖11）全加器全加器是針對(duì)多于一位的操作數(shù)相加，必須提供位與位之間的進(jìn)位而設(shè)計(jì)的一種加法器，具有廣泛而重要的應(yīng)用。其除有加數(shù)位X和Y，還有來(lái)自低位的進(jìn)位輸入CIN，和輸出S（全加和）與COUT（送給高位的進(jìn)位），滿足下面等式：其中，如果輸入有奇數(shù)個(gè)1，則S為1；如果輸入有2個(gè)或2個(gè)以上的1，則COUT為1。實(shí)現(xiàn)全加器等式的電路如圖3所示，邏輯符號(hào)見(jiàn)下 圖2 圖32） 四位二進(jìn)制加法器 a) 串行進(jìn)位加法器四位二進(jìn)制加法器可以采用4個(gè)一位全加器及連成串行進(jìn)位加法器，其實(shí)現(xiàn)框圖如下輸入：Input： A3A2A1A0 加數(shù)輸入 B3B2B1B0加數(shù)輸入 C0 進(jìn)位輸入（CIN)輸出：

4、Output S3S2S1S0 和數(shù)輸出 C4 進(jìn)位輸出 (COUT)b）超前位鏈結(jié)構(gòu)加法器 令 產(chǎn)生進(jìn)位 產(chǎn)生傳輸信號(hào)四位全加器的進(jìn)位鏈邏輯可以表示為如下：根據(jù)上面對(duì)加法器的具體分析，下面給出的是4位二進(jìn)制全加器的部分真值表：A3A2A1A0B3B2B1B0CINS3S2S1S0COUT00000000000000000000001000100001000100010000100001000110001100011010100011001000101001000000101010001000100010000111000011000001010000101100100010000000011

5、00010001000111001001101100010010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101.下面是74LS283四位二進(jìn)制全加器的邏輯電路圖：以上部分是對(duì)4位二進(jìn)制全加器電路硬件的詳細(xì)設(shè)計(jì)。3） 全減器 全減器有兩種構(gòu)造方法方法一：全減器處理二進(jìn)制算法的一位，其輸入位為X（被減數(shù)），Y（減數(shù)）和BIN（借位輸入），其輸出位為D(差)和BOUT（借位輸入）。根據(jù)二進(jìn)制減法表，可以寫(xiě)出如下等式：D=XYBINBOUT=X* Y + X* B

6、IN + BIN這些等式非常類(lèi)似于全加器中的等式，應(yīng)該不足為奇。所以我們可以按照全加器的構(gòu)成思路來(lái)構(gòu)造全減器。方法二：根據(jù)二進(jìn)制補(bǔ)碼的減法運(yùn)算，X-Y可以通過(guò)加法操作來(lái)完成，也就是說(shuō)，可以通過(guò)把Y的二進(jìn)制補(bǔ)碼加到X上來(lái)完成。Y的二進(jìn)制補(bǔ)碼等于Y+1，其中Y等于Y的各個(gè)位取法。所以X-Y=X +（-Y）= X +（Y+1）即全減器可以通過(guò)全加器來(lái)實(shí)現(xiàn)。B4B3B2B1CINSELECT我們將74LS283的B口的四個(gè)輸入作如上圖的改動(dòng)，添加了一個(gè)選擇端select，通過(guò)他來(lái)控制是做加法運(yùn)算還是減法運(yùn)算。做減法運(yùn)算Select=1時(shí)各個(gè)與非門(mén)的輸出與輸入相反，達(dá)到了去反的目的,此時(shí)cin=1，從而

7、實(shí)現(xiàn)了減法功能。做加法運(yùn)算Select=0時(shí)各個(gè)與非門(mén)的輸出與輸入相同，達(dá)到了保持不變目的,此時(shí)cin=外部輸入，從而實(shí)現(xiàn)了加法功能。全減器的真值表（利用74ls283構(gòu)成）A3A2A1A0B3B2B1B0CINS3S2S1S0COUT00000000000000000000001000100001000100010000100001000110001100011010100011001000101001000000101010001000100010000111000011000001010000101100100010000000011000100010001110010011011000

8、10010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101.所以總的邏輯電路圖如下SUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07137B4B3B2B1a2a1a374LS28324CINSELECT總的真值表：即將全加器真值表和全減器真值表合成而得，此處省略。2、 軟件程序的設(shè)計(jì)本設(shè)計(jì)采用Verilog HDL語(yǔ)言的所設(shè)計(jì)的4位二進(jìn)制全加器進(jìn)行仿真，下面是具體的Verilog HDL程

9、序：第一步：建一VHD程序，半加器的。hadd_v.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hadd_v is port(a,b: in std_logic; s,c: out std_logic); end hadd_v; architecture a of hadd_v is signal temp: std_logic_vector(1 downto 0); begin temp<=('0'&A)+B; s<=temp(

10、0); c<=temp(1); end a;編譯通過(guò) 第二步：建一VHD程序，全加器。fadd_v.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fadd_v is port(a,b,ci :in std_logic; s,co :out std_logic); end fadd_v; architecture a of fadd_v is signal temp :std_logic_vector(1 downto 0); begin temp<=(&#

11、39;0'&a)+b+ci; s<=temp(0); co<=temp(1); end a;編譯通過(guò)。第三步：建一VHD程序。為程序包，加入全加，半加兩個(gè)實(shí)例add_v.vhdLIBRARY ieee;USE ieee.std_logic_1164.ALL;PACKAGE add_v IS COMPONENT hadd_v PORT( a, b : IN STD_LOGIC; s,c : OUT STD_LOGIC); END COMPONENT; COMPONENT fadd_v PORT( a, b,ci: IN STD_LOGIC; s,co : OUT ST

12、D_LOGIC); END COMPONENT; END add_v;第四步：四位加法器程序 add4_v.VHD library ieee;use ieee.std_logic_1164.all;use Work.add_v.all;entity add4_v is port (A,B:in std_logic_vector(3 downto 0); S:out std_logic_vector(3 downto 0); cout :out std_logic);end add4_v;architecture x of add4_v issignal N1,N2,N3: std_logic;begin h0: hadd_v port map (a=>A(0),b=>B(0),s=>S(0),c=>N1); h1: fadd_v port map (a=>A(1),b=>B(1),ci=>N1,s=>S(1),co=>N2); h2: fadd_v port map (a=>A(2),b=>B(2),ci=>N2,s=>S(2),co=>N3); h3: fadd_v port map (a=>A(