第10章可編程邏輯器件

1、第第1010章章 可編程邏輯器件可編程邏輯器件 本章的重點(diǎn)：本章的重點(diǎn)： 1.PLD1.PLD的基本特征，分類以及每種類型的特點(diǎn)；的基本特征，分類以及每種類型的特點(diǎn)； 2.2.用用PLDPLD設(shè)計(jì)邏輯電路的過程和需要用的開發(fā)工具。設(shè)計(jì)邏輯電路的過程和需要用的開發(fā)工具。 本章的重點(diǎn)在于介紹本章的重點(diǎn)在于介紹PLDPLD的特點(diǎn)和應(yīng)用，的特點(diǎn)和應(yīng)用，PLDPLD內(nèi)部的詳細(xì)結(jié)構(gòu)和內(nèi)部的詳細(xì)結(jié)構(gòu)和工作過程不是教學(xué)重點(diǎn)。工作過程不是教學(xué)重點(diǎn)。本章的難點(diǎn)：本章的難點(diǎn)： 在在本章的重點(diǎn)內(nèi)容中基本沒有難點(diǎn)。但在講授本章的重點(diǎn)內(nèi)容中基本沒有難點(diǎn)。但在講授PLDPLD開發(fā)工具時(shí)，開發(fā)工具時(shí)，如能與實(shí)驗(yàn)課配合，結(jié)合本

2、校實(shí)驗(yàn)室配備的開發(fā)工具講解更好。如能與實(shí)驗(yàn)課配合，結(jié)合本校實(shí)驗(yàn)室配備的開發(fā)工具講解更好。v學(xué)習(xí)完本章后，應(yīng)該能做到：學(xué)習(xí)完本章后，應(yīng)該能做到：闡明可編程邏輯器件闡明可編程邏輯器件PLDPLD的有關(guān)概念。的有關(guān)概念。簡(jiǎn)述簡(jiǎn)述PALPAL和和GALGAL器件的結(jié)構(gòu)組成、應(yīng)用特點(diǎn)及其器件的結(jié)構(gòu)組成、應(yīng)用特點(diǎn)及其編程方法。編程方法。簡(jiǎn)述簡(jiǎn)述EPLDEPLD和和CPLDCPLD器件的結(jié)構(gòu)組成、應(yīng)用特點(diǎn)及器件的結(jié)構(gòu)組成、應(yīng)用特點(diǎn)及其編程方法。其編程方法。說明說明ISPISPPLDPLD器件的結(jié)構(gòu)組成及應(yīng)用特點(diǎn)。器件的結(jié)構(gòu)組成及應(yīng)用特點(diǎn)。說明說明FPGAFPGA器件的結(jié)構(gòu)組成及應(yīng)用特點(diǎn)。器件的結(jié)構(gòu)組成及應(yīng)用

3、特點(diǎn)。 可編程邏輯器件誕生于可編程邏輯器件誕生于7070年代。自問世以來，年代。自問世以來，PLDPLD經(jīng)歷了從經(jīng)歷了從PROMPROM、PLAPLA、PALPAL、GALGAL到到FPGAFPGA，ispLSIispLSI等高密度等高密度PLDPLD的發(fā)展過程。的發(fā)展過程。在此期間，在此期間，PLDPLD的集成度和工作速度不斷提高，功能不斷增強(qiáng)，的集成度和工作速度不斷提高，功能不斷增強(qiáng)，結(jié)構(gòu)更趨合理，使用變得更靈活方便。結(jié)構(gòu)更趨合理，使用變得更靈活方便。與小規(guī)模通用型集成電路相比，用與小規(guī)模通用型集成電路相比，用PLDPLD實(shí)現(xiàn)數(shù)字系統(tǒng)，有集成度實(shí)現(xiàn)數(shù)字系統(tǒng)，有集成度高、速度快、功耗小、可靠

4、性高等優(yōu)點(diǎn)。高、速度快、功耗小、可靠性高等優(yōu)點(diǎn)。與大規(guī)模專用集成電路相比，用與大規(guī)模專用集成電路相比，用PLDPLD實(shí)現(xiàn)數(shù)字系統(tǒng)，有研制周期實(shí)現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險(xiǎn)、修改邏輯設(shè)計(jì)方便、小批量生產(chǎn)成短、先期投資少、無風(fēng)險(xiǎn)、修改邏輯設(shè)計(jì)方便、小批量生產(chǎn)成本低等優(yōu)勢(shì)。本低等優(yōu)勢(shì)?？梢灶A(yù)見，在不久的將來，可以預(yù)見，在不久的將來，PLDPLD將在集成電路市場(chǎng)占統(tǒng)治地位。將在集成電路市場(chǎng)占統(tǒng)治地位。第一節(jié)第一節(jié) 概述概述 一、一、PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu) 由與門構(gòu)成的與陣列用來產(chǎn)生乘積項(xiàng)。由與門構(gòu)成的與陣列用來產(chǎn)生乘積項(xiàng)。 由或門構(gòu)成的或陣列用來產(chǎn)生乘積項(xiàng)之和的邏輯函數(shù)。由或門構(gòu)成

5、的或陣列用來產(chǎn)生乘積項(xiàng)之和的邏輯函數(shù)。 輸入緩沖電路可以產(chǎn)生輸入變量的原變量和反變量。輸入緩沖電路可以產(chǎn)生輸入變量的原變量和反變量。 輸出結(jié)構(gòu)相對(duì)于不同的輸出結(jié)構(gòu)相對(duì)于不同的PLD差異很大，有些是組合邏差異很大，有些是組合邏輯輸出結(jié)構(gòu)，有些則是時(shí)序邏輯輸出結(jié)構(gòu)。輯輸出結(jié)構(gòu)，有些則是時(shí)序邏輯輸出結(jié)構(gòu)。二、二、PLD電路表示法電路表示法A B C DF2F2=B+C+DA B C DF11. 輸入緩沖器表示方法輸入緩沖器表示方法AAA2. 與門和或門的表示方法與門和或門的表示方法固定連接固定連接編程連接編程連接F1=ABC PLD具有較大的與或陣列，邏輯圖具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫

6、法有所不同。的畫法與傳統(tǒng)的畫法有所不同。下圖列出了連接的三種特殊情況下圖列出了連接的三種特殊情況:1.輸入全編程，輸出為輸入全編程，輸出為0。2.也可簡(jiǎn)單地在對(duì)應(yīng)的與門中畫叉，因此也可簡(jiǎn)單地在對(duì)應(yīng)的與門中畫叉，因此E=D=0。3.乘積項(xiàng)與任何輸入信號(hào)都沒有接通，相當(dāng)與門乘積項(xiàng)與任何輸入信號(hào)都沒有接通，相當(dāng)與門輸出輸出為為1。 下圖給出最簡(jiǎn)單的下圖給出最簡(jiǎn)單的PROM電路圖，右圖是左圖的簡(jiǎn)化形式。電路圖，右圖是左圖的簡(jiǎn)化形式。實(shí)現(xiàn)的函數(shù)為：實(shí)現(xiàn)的函數(shù)為：BABAF1BABAF2BAF3固定連接點(diǎn)固定連接點(diǎn)（與）（與）編程連接點(diǎn)編程連接點(diǎn)（或）（或）三、三、PLD的分類的分類一般說來，一般說來，P

7、LDPLD器件可以分為以下幾類：器件可以分為以下幾類：可編程只讀存儲(chǔ)器（可編程只讀存儲(chǔ)器（PROMPROM）可編程邏輯陣列（可編程邏輯陣列（PLAPLA）可編程陣列邏輯（可編程陣列邏輯（PALPAL）通用陣列邏輯（通用陣列邏輯（GALGAL）高密度可編程邏輯器件（高密度可編程邏輯器件（CPLDCPLD、FPGAFPGA）在系統(tǒng)可編程邏輯器件（在系統(tǒng)可編程邏輯器件（ISPPLDISPPLD）PLDPLD的分類（按集成度分類）的分類（按集成度分類）可編程邏輯器件可編程邏輯器件PLD LDPLD （低密度（低密度 PLD）HDPLD （高密度（高密度PLD）EPLDFPGAiSPPROMFPLAPA

8、LGAL1、按與或陣列可編程性分類、按與或陣列可編程性分類A 與陣列固定、或陣列可編程與陣列固定、或陣列可編程A 與陣列和或陣列均可編程與陣列和或陣列均可編程A 與陣列可編程、或陣列固定與陣列可編程、或陣列固定2、按集成度分類、按集成度分類A 低密度可編程邏輯器件（低密度可編程邏輯器件（LDPLD），如），如PROM、PLA、PAL、GAL等均屬等均屬LDPLD。A 高密度可編程邏輯器件（高密度可編程邏輯器件（HDPLD），如），如CPLD、EPLD、FPGA等均屬等均屬HDPLD。3、按編程工藝分類、按編程工藝分類A 低熔絲和反熔絲編程器件低熔絲和反熔絲編程器件A 浮柵編程器件浮柵編程器件A

9、SRAM編程器件編程器件A在系統(tǒng)可編程器件在系統(tǒng)可編程器件 陣 列 PLD 與 或 輸 出 PROM 固 定可編程TS，OC PLA可編程可編程TS，OC，H，L PAL可編程 固 定TS，I/O，寄存器，互補(bǔ) GAL可編程 固 定輸出邏輯宏單元有五種組態(tài)第二節(jié)第二節(jié) 可編程陣列邏輯器件（可編程陣列邏輯器件（PALPAL） PAL采用雙極型熔絲工藝，工作速度較高（采用雙極型熔絲工藝，工作速度較高（10-35ns)。PAL的基本結(jié)構(gòu)的基本結(jié)構(gòu) PAL器件的型號(hào)很多，它的典型輸出結(jié)構(gòu)通常有器件的型號(hào)很多，它的典型輸出結(jié)構(gòu)通常有五五種，其種，其余的結(jié)構(gòu)是在這五種結(jié)構(gòu)基礎(chǔ)上變形而來。余的結(jié)構(gòu)是在這五種

10、結(jié)構(gòu)基礎(chǔ)上變形而來。 PAL是由可編程的與陣列、固定的或陣列和輸出電路三部是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。有些分組成。有些PAL器件中，輸出電路包含觸發(fā)器和從器件中，輸出電路包含觸發(fā)器和從 觸發(fā)器觸發(fā)器輸出端到與陣列的反饋線，便于實(shí)現(xiàn)時(shí)序邏輯電路。同一型號(hào)輸出端到與陣列的反饋線，便于實(shí)現(xiàn)時(shí)序邏輯電路。同一型號(hào)的的PAL器件的輸入、輸出端個(gè)數(shù)固定。本節(jié)介紹器件的輸入、輸出端個(gè)數(shù)固定。本節(jié)介紹PAL的五種基的五種基本結(jié)構(gòu)。本結(jié)構(gòu)。1. 專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)一個(gè)輸入一個(gè)輸入 四個(gè)乘積項(xiàng)通過四個(gè)乘積項(xiàng)通過或非門低電平輸出?；蚍情T低電平輸出。 如輸出采用或門，為高電平有效如輸出

11、采用或門，為高電平有效PAL器件。器件。若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。輸入信號(hào)輸入信號(hào)四個(gè)乘積項(xiàng)四個(gè)乘積項(xiàng)II2. 可編程可編程I/O輸出結(jié)構(gòu)輸出結(jié)構(gòu)可編程可編程I/O結(jié)構(gòu)如下圖所示。結(jié)構(gòu)如下圖所示。兩個(gè)輸入，一個(gè)來自外部?jī)蓚€(gè)輸入，一個(gè)來自外部I，另一來自反饋，另一來自反饋I/O。8個(gè)乘積項(xiàng)個(gè)乘積項(xiàng) 當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三態(tài)門開通，態(tài)門開通，I/O可作為輸出或反饋；乘積可作為輸出或反饋；乘積項(xiàng)為低電平時(shí)，三態(tài)門關(guān)斷，作為輸入。項(xiàng)為低電平時(shí)，三態(tài)門關(guān)斷，作為輸入。輸出使能輸出使能OE3. 寄存器型輸出結(jié)構(gòu)：寄存器

12、型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu)，如下圖所示。也稱作時(shí)序結(jié)構(gòu)，如下圖所示。8個(gè)乘積項(xiàng)個(gè)乘積項(xiàng)或門的輸出通過或門的輸出通過D觸發(fā)器，觸發(fā)器，在在CP的上升沿時(shí)到達(dá)輸出。的上升沿時(shí)到達(dá)輸出。觸發(fā)器的觸發(fā)器的Q端可以端可以通過三態(tài)緩沖器通過三態(tài)緩沖器送到輸出引腳送到輸出引腳觸發(fā)器的反相端反饋回與觸發(fā)器的反相端反饋回與陣列，可構(gòu)成時(shí)序邏輯電路陣列，可構(gòu)成時(shí)序邏輯電路CP和和輸出使能輸出使能OE是是PAL的公共端的公共端4. 帶異或門的寄存器型輸出結(jié)構(gòu)：帶異或門的寄存器型輸出結(jié)構(gòu)：增加了一增加了一個(gè)異或門個(gè)異或門把與項(xiàng)分割把與項(xiàng)分割成兩個(gè)或項(xiàng)成兩個(gè)或項(xiàng)兩個(gè)或項(xiàng)在觸發(fā)器的輸入兩個(gè)或項(xiàng)在觸發(fā)器的輸入端異或之后，在

13、時(shí)鐘上升端異或之后，在時(shí)鐘上升沿到來時(shí)存入觸發(fā)器內(nèi)沿到來時(shí)存入觸發(fā)器內(nèi) 有些有些PAL器件是由數(shù)個(gè)同一結(jié)構(gòu)類型組成，有的則是由不同器件是由數(shù)個(gè)同一結(jié)構(gòu)類型組成，有的則是由不同類型結(jié)構(gòu)混合組成。類型結(jié)構(gòu)混合組成。 如由如由8個(gè)寄存器型輸出結(jié)構(gòu)組成的個(gè)寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為器件命名為PAL16R8，由，由8個(gè)可編程個(gè)可編程I/O結(jié)構(gòu)組成的結(jié)構(gòu)組成的PAL器件則命名為器件則命名為PAL16L8。5. 運(yùn)算選通反饋輸出結(jié)構(gòu)：運(yùn)算選通反饋輸出結(jié)構(gòu)：運(yùn)算選通反饋結(jié)構(gòu)運(yùn)算選通反饋結(jié)構(gòu)反饋選通電路反饋選通電路的輸入變量的輸入變量BA+BA+BA+BA+B反饋選通電路反饋選通電路的反饋?zhàn)兞康姆答?/p>

14、變量A反饋選通結(jié)構(gòu)的反饋量再接反饋選通結(jié)構(gòu)的反饋量再接至與邏輯陣列作為輸入變量至與邏輯陣列作為輸入變量PAL器件的應(yīng)用器件的應(yīng)用v例例1：用：用PAL器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判斷斷4位二進(jìn)制數(shù)位二進(jìn)制數(shù)DCBA的大小屬于的大小屬于05、6 10、11 15三個(gè)區(qū)間的哪一個(gè)之內(nèi)。三個(gè)區(qū)間的哪一個(gè)之內(nèi)。DBADCYACDBCDCBDYBDCDY210v例例1：用：用PAL器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判斷器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)位二進(jìn)制數(shù)DCBA的大小屬于的大小屬于05、6 10、11 15三個(gè)區(qū)間的哪一個(gè)之內(nèi)。三個(gè)區(qū)間的哪一個(gè)之內(nèi)。10

15、011111510001111410010111310000111210011011101001011001010019010000180101110701001106001101050010010400111003001010020011000100100000ABCDY2Y1Y0二進(jìn)制數(shù)十進(jìn)制數(shù)v例例2 用用PAL設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)4位循環(huán)碼計(jì)數(shù)器，并要求所設(shè)計(jì)的計(jì)數(shù)器具有位循環(huán)碼計(jì)數(shù)器，并要求所設(shè)計(jì)的計(jì)數(shù)器具有置零和對(duì)輸出進(jìn)行三態(tài)控制的功能。置零和對(duì)輸出進(jìn)行三態(tài)控制的功能。0111010001151001100110011001Q011110000016111001001141010011

16、01131010001011210000011111100001111101100010119110000011811010001071101010106100101110510010011041011001003101101100211110100011111000000CQ1Q2Q3CY0Y1Y2Y3CPv根據(jù)上表畫出根據(jù)上表畫出4個(gè)觸發(fā)器次態(tài)的卡諾圖，化簡(jiǎn)后個(gè)觸發(fā)器次態(tài)的卡諾圖，化簡(jiǎn)后PAL和觸發(fā)器可構(gòu)成時(shí)序電路和觸發(fā)器可構(gòu)成時(shí)序電路PAL ， PLA和和ROM的比較的比較與陣與陣或陣或陣PAL可編可編不可編不可編PLA可編可編可編可編ROM不可編不可編可編可編 采用采用E2CMOS工藝

17、和靈活的輸出結(jié)構(gòu)，有電擦除、工藝和靈活的輸出結(jié)構(gòu)，有電擦除、可反復(fù)編程的特性。可反復(fù)編程的特性。 與與PAL相比，相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯的輸出邏輯宏單元宏單元OLMC（Output Logic Macro Cell）。因此，同一型號(hào)的）。因此，同一型號(hào)的GAL器件可滿足多種不同器件可滿足多種不同的需要。的需要。第三節(jié)第三節(jié) 通用陣列邏輯通用陣列邏輯GALGAL器件器件GAL和和PAL在結(jié)構(gòu)上的區(qū)別見下圖：在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)結(jié)構(gòu)GAL結(jié)構(gòu)結(jié)構(gòu) 適當(dāng)?shù)貫檫m當(dāng)?shù)貫镺LMC進(jìn)行進(jìn)行編程，編程，GAL就可以在功就可以在功能上代替前能上

18、代替前面討論過的面討論過的PAL各種輸各種輸出類型以及出類型以及其派生類型其派生類型一一.GAL器件的結(jié)構(gòu)器件的結(jié)構(gòu) GAL器件型號(hào)定義和器件型號(hào)定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的中的16表示器件的輸入端數(shù)量，表示器件的輸入端數(shù)量，8表示輸出端數(shù)量，表示輸出端數(shù)量，V則表示輸出形式可以改則表示輸出形式可以改變的普通型變的普通型 GAL16V8的基本結(jié)構(gòu)（下圖）的基本結(jié)構(gòu)（下圖）8個(gè)輸入緩沖器8個(gè)輸出反饋緩沖器一個(gè)共用時(shí)鐘CLK8個(gè)輸出緩沖器8個(gè)OLMC二二 GAL輸出邏輯宏單元輸出邏輯宏單元OLMC的組成的組成 輸出邏輯宏單元輸出邏輯宏單

19、元OLMC 由或門、異或門、由或門、異或門、D觸發(fā)器、多路選擇器觸發(fā)器、多路選擇器MUX、時(shí)鐘控制、使能控制和編程元件等組成，如下圖：時(shí)鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時(shí)序輸出三三 . 輸出邏輯宏單元輸出邏輯宏單元OLMC組態(tài)組態(tài) 輸出邏輯宏單元由對(duì)輸出邏輯宏單元由對(duì)AC1(n) 和和AC0進(jìn)行編程決定進(jìn)行編程決定PTMUX、TSMUX、OMUX和和FMUX的輸出，共有的輸出，共有5種基本組態(tài)：種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄存器組態(tài)和輸出組態(tài)、寄存器組態(tài)和寄存器組合寄存器組合I/O組態(tài)。組態(tài)。8個(gè)宏單元可以

20、處于相同的組態(tài)，或者有選擇地處于個(gè)宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。不同組態(tài)。(1) 專用輸入組態(tài)專用輸入組態(tài) ：如下圖所示：如下圖所示：此時(shí)此時(shí)AC1(n)1，AC00，使使TSMUX輸出為輸出為0，三態(tài)，三態(tài)輸出緩沖器的輸出呈現(xiàn)高輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被電阻，本單元輸出功能被禁止，禁止，I/O可以作為輸入端，提供可以作為輸入端，提供給相鄰的邏輯宏單元。給相鄰的邏輯宏單元。本級(jí)輸入信號(hào)卻來自另一本級(jí)輸入信號(hào)卻來自另一相鄰宏單元。相鄰宏單元。(2) 專用組合輸出組態(tài)【專用組合輸出組態(tài)【AC0=0，AC1(n)0】：如下圖所示：】：如下圖所示：FMUX選擇接

21、地選擇接地,本單元和相本單元和相鄰單元的反饋信號(hào)均被阻斷鄰單元的反饋信號(hào)均被阻斷PTMUX選擇選擇1，第一，第一與項(xiàng)送入或門與項(xiàng)送入或門OMUX選選擇擇0，跨過，跨過DFFTSMUX選擇選擇VCC(3) 寄存器組態(tài)：當(dāng)寄存器組態(tài)：當(dāng)AC1(n)0，AC01時(shí)，如下圖所示。時(shí)，如下圖所示。CLK、OE作為時(shí)作為時(shí)鐘和輸出緩沖器鐘和輸出緩沖器的使能信號(hào)，是的使能信號(hào)，是器件的公共端器件的公共端（TSMUX選中選中OE端）端）FMUX選中選中DFF的的Q端端OMUX選中選中1端，端，DFF的的Q端輸出端輸出（4）反饋組合輸出組態(tài)：）反饋組合輸出組態(tài)：AC0=AC1(n)=1,且且SYN=12.輸出信

22、號(hào)反輸出信號(hào)反饋到與陣列。饋到與陣列。（5）時(shí)序電路中的組合輸出）時(shí)序電路中的組合輸出AC0=AC1(n)，且，且SYN=0 這時(shí)其他這時(shí)其他OLMC中至少有一個(gè)工作在寄存器組態(tài)，而該中至少有一個(gè)工作在寄存器組態(tài)，而該OLMC作為組合電路使用。作為組合電路使用。與（與（4）不同在于）不同在于CLK和和OE端作為公共信號(hào)使用。端作為公共信號(hào)使用。和專用輸出和專用輸出組態(tài)比，有組態(tài)比，有兩點(diǎn)不同：兩點(diǎn)不同：1.三態(tài)門使能端三態(tài)門使能端接第一與項(xiàng)；接第一與項(xiàng)；GAL的輸入，輸出電路和特性留給同學(xué)自學(xué)。的輸入，輸出電路和特性留給同學(xué)自學(xué)。（一）優(yōu)點(diǎn)：（一）優(yōu)點(diǎn)： GAL是繼是繼PAL之后具有較高性能的

23、之后具有較高性能的PLD，和，和PAL相相比，具有以下優(yōu)點(diǎn)：比，具有以下優(yōu)點(diǎn)：(1) 有較高的通用性和靈活性有較高的通用性和靈活性：它的每個(gè)邏輯宏單元可以根據(jù)它的每個(gè)邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時(shí)序電路。需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時(shí)序電路。(2) 利用率高：利用率高：GAL采用電可擦除采用電可擦除CMOS技術(shù)，可以用電壓技術(shù)，可以用電壓信號(hào)擦除并可重新編程。因此，可反復(fù)使用。信號(hào)擦除并可重新編程。因此，可反復(fù)使用。(3) 高性能的高性能的E E2 2COMSCOMS工藝：工藝：使使GAL的高速度、低功耗，編程的高速度、低功耗，編程數(shù)據(jù)可保存數(shù)據(jù)可保存

24、20年以上。年以上。四、四、GAL的特點(diǎn)的特點(diǎn)二、二、GAL器件的缺點(diǎn)器件的缺點(diǎn)(1)時(shí)鐘必須共用；時(shí)鐘必須共用；(2)或的乘積項(xiàng)最多只有或的乘積項(xiàng)最多只有8個(gè)；個(gè)；(3)GAL器件的規(guī)模小器件的規(guī)模小,達(dá)不到在單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的達(dá)不到在單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求；要求；(4)盡管盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì)器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì)于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。 EPLD、FPGA等高密度可編程邏輯器件出現(xiàn)后，上述缺等高密度可編程邏輯器件出現(xiàn)后，上述缺點(diǎn)都得到克服。點(diǎn)都得到克服。

25、 前面討論的可編程邏輯器件基本組成部分是與陣列、或前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實(shí)現(xiàn)時(shí)序電路。陣列和輸出電路。再加上觸發(fā)器則可實(shí)現(xiàn)時(shí)序電路。 本節(jié)介紹的本節(jié)介紹的FPGA（Field Programmable Gate Array）不像不像PLD那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來實(shí)那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來實(shí)現(xiàn)任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級(jí)邏輯功能?，F(xiàn)任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級(jí)邏輯功能。 陸續(xù)推出了新型的現(xiàn)場(chǎng)可編程門陣列陸續(xù)推出了新型的現(xiàn)場(chǎng)可編程門陣列FPGA。功能更。功能更加豐富，具有基本邏輯門電路、傳輸外部信

26、號(hào)的輸入加豐富，具有基本邏輯門電路、傳輸外部信號(hào)的輸入/輸輸出電路和可編程內(nèi)連資源之外，還具有很高的密度等等。出電路和可編程內(nèi)連資源之外，還具有很高的密度等等。第四節(jié)第四節(jié) 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列FPGA一、現(xiàn)場(chǎng)可編程門陣列一、現(xiàn)場(chǎng)可編程門陣列FPGAFPGA結(jié)構(gòu)結(jié)構(gòu) FPGA的編程單元是基于靜態(tài)存儲(chǔ)器（的編程單元是基于靜態(tài)存儲(chǔ)器（SRAM）結(jié)構(gòu)，從理論上講，具）結(jié)構(gòu)，從理論上講，具有無限次重復(fù)編程的能力有無限次重復(fù)編程的能力 下面介紹下面介紹XILINX公司的公司的XC4000E系列芯片，了解系列芯片，了解FPGA內(nèi)部各個(gè)模塊內(nèi)部各個(gè)模塊的功能，見下圖：的功能，見下圖：可配置邏輯模

27、可配置邏輯模塊塊CLB輸入輸入/輸出輸出模塊模塊I/OB可編程連可編程連線線PI編程開關(guān)編程開關(guān)矩陣矩陣PSMI.在系統(tǒng)編程芯片在系統(tǒng)編程芯片EPM7128S的引腳圖的引腳圖它有4個(gè)直接輸入（INPUT）TMS、TDI、TDO和和TCK是在系統(tǒng)編是在系統(tǒng)編程引腳程引腳64個(gè)個(gè)I/O既可以作為輸入端也可為輸出端既可以作為輸入端也可為輸出端二、在系統(tǒng)編程芯片二、在系統(tǒng)編程芯片(isp)(isp)EPM7128SEPM7128S的基本結(jié)構(gòu)的基本結(jié)構(gòu)是Altera公司生產(chǎn)的高密度、高性能CMOS可編程邏輯器件之一，PLCC封裝84端子II、EPM7128S器件結(jié)構(gòu)圖器件結(jié)構(gòu)圖8個(gè)相似的邏輯陣列塊個(gè)相似

28、的邏輯陣列塊LAB（Logic Array Block）每個(gè)每個(gè)LAB中有中有16個(gè)宏單元個(gè)宏單元此芯片有此芯片有128個(gè)宏單元個(gè)宏單元可編程的可編程的I/O控制塊可控制每個(gè)控制塊可控制每個(gè)I/O引腳單獨(dú)為三種工作方式：引腳單獨(dú)為三種工作方式：輸入、輸出和雙向輸入、輸出和雙向芯片內(nèi)部的芯片內(nèi)部的所有單元都所有單元都是通過內(nèi)連是通過內(nèi)連矩陣矩陣PIA連連接起來接起來EPM7128S組成：組成：LAB邏輯陣列塊邏輯陣列塊PIA可編程內(nèi)聯(lián)可編程內(nèi)聯(lián) 矩陣矩陣I/O控制塊控制塊GlobalClockGlobalClear36 個(gè)可編程互連信號(hào)16個(gè)擴(kuò)展乘積項(xiàng)去 I/O控制塊7000 有兩個(gè)全局時(shí)鐘乘積

29、項(xiàng)選擇矩陣VCCDENAPRnCLRnQ清零信號(hào)Clock使能控制端可旁路寄存器共享邏輯的擴(kuò)展來自其他邏輯單元的并行擴(kuò)展去 PIA可編程寄存器（一）宏單元（MacroCell）宏單元模塊組成宏單元模塊組成:與邏輯陣列與邏輯陣列乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣可編程寄存器可編程寄存器“與邏輯陣列”實(shí)現(xiàn)組合邏輯函數(shù)中的乘積項(xiàng)。每個(gè)宏單元提供5個(gè)乘積項(xiàng)。它與GAL的宏單元相比，信號(hào)中增加了16根擴(kuò)展乘積項(xiàng)，大大增強(qiáng)了實(shí)現(xiàn)組合函數(shù)的能力。“乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣”用于分配乘積項(xiàng)：用于分配乘積項(xiàng)：1.到或門和異或門實(shí)現(xiàn)組合函數(shù)到或門和異或門實(shí)現(xiàn)組合函數(shù)2.到宏單元觸發(fā)器的輔助輸入端：到宏單元觸發(fā)器的輔

30、助輸入端： 清除端（清除端（Clear） 置位端（置位端（Preset） 時(shí)鐘端（時(shí)鐘端（Clock）“可編程寄存器”使EPLD宏單元中的觸發(fā)器比GAL的功能更強(qiáng)、更靈活：1.可編程實(shí)現(xiàn)D、T、JK或RS觸發(fā)器2.可編程時(shí)鐘控制方式3.可編程異步、同步時(shí)序電路（二）擴(kuò)展乘積項(xiàng) EPM7128S結(jié)構(gòu)中提供的擴(kuò)展乘積項(xiàng)有兩種：共享擴(kuò)展乘積項(xiàng)并聯(lián)擴(kuò)展乘積項(xiàng)1.共享擴(kuò)展乘積項(xiàng)：共享擴(kuò)展乘積項(xiàng)：功能：大多數(shù)邏輯函數(shù)由5個(gè)乘積項(xiàng)之和就可以實(shí)現(xiàn)。這樣用一個(gè)宏單元即可。對(duì)于復(fù)雜的邏輯函數(shù)，需要附加乘積項(xiàng)能實(shí)現(xiàn)。共享擴(kuò)展乘積項(xiàng)是由每個(gè)宏單元提供一個(gè)未投入使用的乘積項(xiàng)。每個(gè)LAB有16個(gè)宏單元，因此有16個(gè)共享擴(kuò)展乘積項(xiàng)。共享擴(kuò)展項(xiàng)為同一LAB內(nèi)的任意或全部宏單元共享。2.并聯(lián)擴(kuò)展乘積項(xiàng)：并聯(lián)擴(kuò)展乘積項(xiàng)：并聯(lián)擴(kuò)展乘積項(xiàng)是一些宏單元沒有使用的乘積項(xiàng)可以分配到鄰近單元使用。并聯(lián)擴(kuò)展乘積項(xiàng)是一些宏單