半導(dǎo)體集成電路 cmos 試題

1、第二部分 參考答案第0章 緒論1.通過一系列的加工工藝，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一定電路互連。集成在一塊半導(dǎo)體基片上。封裝在一個(gè)外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。2.小規(guī)模集成電路（SSI），中規(guī)模集成電路（MSI），大規(guī)模集成電路（VSI），超大規(guī)模集成電路（VLSI），特大規(guī)模集成電路（ULSI），巨大規(guī)模集成電路（GSI）3.雙極型（BJT）集成電路，單極型（MOS）集成電路，Bi-CMOS型集成電路。4.數(shù)字集成電路，模擬集成電路，數(shù)?；旌霞呻娐?。5.集成電路中半導(dǎo)體器件的最小尺寸如MOSFET的最小溝道長(zhǎng)度。是衡量集成電路加工和設(shè)計(jì)水平的重要標(biāo)志。它的減

2、小使得芯片集成度的直接提高。6.名詞解釋：集成度：一個(gè)芯片上容納的晶體管的數(shù)目wafer size：指包含成千上百個(gè)芯片的大圓硅片的直徑die size：指沒有封裝的單個(gè)集成電路摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小倍。第1章 集成電路的基本制造工藝1.減小集電極串聯(lián)電阻，減小寄生PNP管的影響2.電阻率過大將增大集電極串聯(lián)電阻，擴(kuò)大飽和壓降，若過小耐壓低，結(jié)電容增大，且外延時(shí)下推大3. 第一次光刻：N+隱埋層擴(kuò)散孔光刻第二次光刻：P隔離擴(kuò)散孔光刻第三次光刻：P型基區(qū)擴(kuò)散孔光刻第四次光刻：N+發(fā)射區(qū)擴(kuò)散孔光刻第五次光刻：引線孔光刻第六次光刻：反刻鋁4.P阱光刻，光刻有源

3、區(qū)，光刻多晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻接觸孔，光刻鋁線5.NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPN管的C極只能接固定電位6.首先NPN具有較薄的基區(qū)，提高了其性能：N阱使得NPN管C極與襯底斷開，可根據(jù)電路需要接任意電位。缺點(diǎn)：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動(dòng)能力。改進(jìn)方法在N阱里加隱埋層，使NPN管的集電極電阻減小。提高器件的抗閂鎖效應(yīng)。7.BECnn+p+Sn+-BLPp+n+pBECSpp+nn+n+8.第2章 集成電路中的晶體管及其寄生效應(yīng)1.PNP管為四層三結(jié)晶體管的寄生晶體管，當(dāng)NPN晶體管工作在正向工作區(qū)時(shí)，即NPN的發(fā)射極正偏，集電極反偏，那么寄生晶體

4、管的發(fā)射極反偏所以它就截止，對(duì)電路沒有影響。當(dāng)NPN處于反向工作區(qū)時(shí)，寄生管子工作在正向工作區(qū)，它的影響不能忽略。當(dāng)NPN工作在飽和區(qū)時(shí)寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向NPN的發(fā)射極電流作為無用電流流向襯底。此時(shí)寄生效應(yīng)也不能忽略2.在實(shí)際的集成晶體管中存在著點(diǎn)和存儲(chǔ)效應(yīng)和從晶體管有效基區(qū)晶體管要引出端之間的歐姆體電阻，他們會(huì)對(duì)晶體管的工作產(chǎn)生影響。3. MOS晶體管的有源寄生效應(yīng)是指MOS集成電路中存在的一些不希望的寄生雙極晶體管、場(chǎng)區(qū)寄生MOS管和寄生PNPN（閂鎖效應(yīng)），這些效應(yīng)對(duì)MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。4. 在單阱工藝的MOS器件中（P阱為例），由

5、于NMOS管源與襯底組成PN結(jié)，而PMOS管的源與襯底也構(gòu)成一個(gè)PN結(jié)，兩個(gè)PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)，即兩個(gè)寄生三極管(NPN和PNP)，一旦有因素使得寄生三極管有一個(gè)微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。5.版圖設(shè)計(jì)時(shí)：為減小寄生電阻Rs和Rw，版圖設(shè)計(jì)時(shí)采用雙阱工藝、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對(duì)接觸進(jìn)行合理規(guī)劃布局，減小有害的電位梯度；工藝設(shè)計(jì)時(shí)：降低寄生三極管的電流放大倍數(shù)：以N阱CMOS為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控制。為減小寄生PNP

6、管的寄生電阻Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬度可以有效降低寄生NPN管的放大倍數(shù)；具體應(yīng)用時(shí)：使用時(shí)盡量避免各種串?dāng)_的引入，注意輸出電流不易過大。6. 在第二次光刻生成有源區(qū)時(shí)，進(jìn)行場(chǎng)氧生長(zhǎng)前進(jìn)行場(chǎng)區(qū)離子注入，提高寄生MOSFET的閾值電壓，使其不易開啟；增加場(chǎng)氧生長(zhǎng)厚度，使寄生MOSFET的閾值電壓絕對(duì)值升高，不容易開啟。7. （1）增大基區(qū)寬度：由工藝決定；（2）使襯底可靠接地或電源。第3章 集成電路中的無源元件1. 雙極性集成電路中最常用的電阻器是基區(qū)擴(kuò)散電阻 MOS集成電路中常用的電阻有多晶硅電阻和用MOS管形成的電阻。2. 反偏PN

7、結(jié)電容和MOS電容器。3. 基區(qū)薄層電阻擴(kuò)散完成后，還有多道高溫處理工序，所以雜質(zhì)會(huì)進(jìn)一步往里邊推，同時(shí)表面的硅會(huì)進(jìn)一步氧化。形成管子后，實(shí)際電阻比原來要高，所以需要修正。4. 長(zhǎng)時(shí)間較的電流流過鋁條，會(huì)產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連線的一端生晶須，另一端則產(chǎn)生空洞，嚴(yán)重時(shí)甚至?xí)嗔选?. r(L/W)=R=1K L/W=5 I=V/R=1mAP=(I*I*r)/(WL) 公式變形W=6.32注意：這里各單位間的關(guān)系，寬度是微米時(shí)，要求電流為毫安，功率的單位也要化成相應(yīng)的微米單位。第4章TTL電路1. 名詞解釋電壓傳輸特性：指電路的輸出電壓VO隨輸入電壓Vi變化而變化的性質(zhì)或關(guān)系（可用曲線表示

8、，與晶體管電壓傳輸特性相似）。 開門/關(guān)門電平：開門電平VIHmin-為保證輸出為額定低電平時(shí)的最小輸入高電平(VON)；關(guān)門電平VILmax-為保證輸出為額定高電平時(shí)的最大輸入低電平(VOFF)。 邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=VOH-VOL。 過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，VW=VIHmin-VILmax。 輸入短路電流IIL-指電路被測(cè)輸入端接地，而其它輸入端開路時(shí)，流過接地輸入端的電流。輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）IIH-指電路被測(cè)輸入端接高電平，而其它輸入端接地時(shí)，流過接高電平輸入端的電流。 靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率，是電

9、源電壓與電源電流之乘積。電路有兩個(gè)穩(wěn)態(tài)，則有導(dǎo)通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。 瞬態(tài)延遲時(shí)間td-從輸入電壓Vi上跳到輸出電壓Vo開始下降的時(shí)間間隔。Delay-延遲。瞬態(tài)下降時(shí)間tf-輸出電壓Vo從高電平VOH下降到低電平VOL的時(shí)間間隔。Fall-下降。 瞬態(tài)存儲(chǔ)時(shí)間ts-從輸入電壓Vi下跳到輸出電壓Vo開始上升的時(shí)間間隔。Storage-存儲(chǔ)。 瞬態(tài)上升時(shí)間tr-輸出電壓Vo從低電平VOL上升到高電平VOH的時(shí)間間隔。Rise-上升。 瞬態(tài)導(dǎo)通延遲時(shí)間tPHL-（實(shí)用電路）從輸入電壓上升沿中點(diǎn)到輸出電壓下降沿中點(diǎn)所需要的時(shí)間。2.當(dāng)輸入端的信號(hào)，有任何一個(gè)低

10、電平時(shí)： Q1飽和區(qū) Q2 截至區(qū) Q3飽和區(qū) Q4截至區(qū) 當(dāng)輸入端的信號(hào)全部為高電平時(shí)： Q1反向區(qū) Q2飽和區(qū) Q3飽和區(qū) Q4飽和區(qū)3. Q5管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時(shí)間。 當(dāng)輸出從低電平向高電平轉(zhuǎn)化時(shí)，要求Q5快速退出飽和區(qū)，此時(shí)如果再導(dǎo)通時(shí)IB5越大，則保和深度約大，時(shí)間就越長(zhǎng)。 當(dāng)輸出從高電平向低電平轉(zhuǎn)化時(shí)，希望Q5快速的存儲(chǔ)的電荷放完，此時(shí)要求IB5盡可能的大。 設(shè)計(jì)時(shí)，IB5 的矛盾帶來了很大的困難。4. 兩管與非門： 輸出高電平低，瞬時(shí)特性差。 四管與非門：輸出采用圖騰柱結(jié)構(gòu)Q3-D ，由于D是多子器件，他會(huì)使Tplh明顯下降。D還起到了點(diǎn)評(píng)位移作用，提高了

11、輸出電平。 五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級(jí)，Q4也起到點(diǎn)評(píng)位移作用，達(dá)林頓電流增益大，輸出電阻小，提高電路速度和高電平負(fù)載能力。 四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了負(fù)載能力和輸出電平。5. 六管單元用有源泄放回路RB-RC-Q6代替了R3 由于RB的存在，使Q6比Q5晚導(dǎo)通，所以Q2發(fā)射基的電流全部流入Q5的基極，是他們幾乎同時(shí)導(dǎo)通，改善了傳輸特性的矩形性，提高了抗干擾能力。當(dāng)Q5飽和后Q6將會(huì)替它分流，限制了Q5的飽和度提高了電路速度。在截至?xí)rQ6只能通過電阻復(fù)合掉存儲(chǔ)電荷，Q6比Q5晚截至，所以Q5快速退出飽和區(qū)。6. 四管單元六管單元BC由于六管單元在用了有源泄

12、放回路，使Q2-Q5同時(shí)導(dǎo)通，四管單元由于Q2進(jìn)入飽和后，電阻對(duì)Q5的基極電流有分流作用，四管單元此時(shí)是由于Q2進(jìn)入飽和區(qū)而Q5還未進(jìn)入飽和區(qū)BC段是所對(duì)應(yīng)的傳輸特性曲線。所以說改善了傳輸特性的矩形性。7. 輸出高電平偏低：VCE3和R5上的電壓過大，可以通過減小VCE3和IC3來實(shí)現(xiàn)。 輸出高電平偏高：VCE5上的電壓偏高，可以通過增加IB5來增大Q5飽和度。8. 當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會(huì)使輸出低電平的管子燒壞。并會(huì)使數(shù)出低電平抬高，容易造成邏輯混亂。9. 去掉TTL門的高電平的驅(qū)動(dòng)級(jí)，oc門輸出端用導(dǎo)線連接起來，接到一個(gè)公共的上拉電阻上，實(shí)施線

13、與，此時(shí)就不會(huì)出此案大電流灌入，Q5不會(huì)使輸出低電平上升造成邏輯混亂。第5章MOS反相器1.答：公式： 其中：為了消除半導(dǎo)體和金屬的功函數(shù)差，金屬電極相對(duì)于半導(dǎo)體所需要加的外加電壓，一般情況下，金屬功函數(shù)值比半導(dǎo)體的小，一般為負(fù)。是開始出現(xiàn)強(qiáng)反型時(shí)半導(dǎo)體表面所需的表面勢(shì)，也就是跨在空間電荷區(qū)上的電壓降。對(duì)于NMOS數(shù)值為正是為了支撐半導(dǎo)體表面出現(xiàn)強(qiáng)反型所需要的體電荷所需要的外加電壓。于NMOS數(shù)值為正是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側(cè)所需加的外加電壓，對(duì)于絕緣層中的正電荷，需要加負(fù)電壓才能其拉到平帶，一般為負(fù)。是為了調(diào)節(jié)閾值電壓而注入的電荷產(chǎn)生的影響，對(duì)于NMOS，注入P

14、型雜質(zhì)，為正值。2. 答：器件的亞閾值特性是指在分析MOSFET時(shí)，當(dāng)Vgs<Vth時(shí)MOS器件仍然有一個(gè)弱的反型層存在，漏源電流Id并非是無限小，而是與Vgs呈現(xiàn)指數(shù)關(guān)系，這種效應(yīng)稱作亞閾值效應(yīng)。 影響：亞閾值導(dǎo)電會(huì)導(dǎo)致較大的功率損耗，在大型電路中，如內(nèi)存中，其信息能量損耗可能使存儲(chǔ)信息改變，使電路不能正常工作。3. 答：短溝道效應(yīng)是指：當(dāng)MOS晶體管的溝道長(zhǎng)度變短到可以與源漏的耗盡層寬度相比擬時(shí)，發(fā)生短溝道效應(yīng)，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長(zhǎng)度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象 影響： 由于受柵控制的耗盡區(qū)電荷不斷

15、減少，只需要較少的柵電荷就可以達(dá)到反型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應(yīng)。4. 答：對(duì)于PMOS晶體管，通常情況下襯底和源極都接最高電位，襯底偏壓，此時(shí)不存在襯偏效應(yīng)。而當(dāng)PMOS中因各種應(yīng)用使得源端電位達(dá)不到最高電位時(shí)，襯底偏壓>0，源與襯底的PN結(jié)反偏，耗盡層電荷增加，要維持原來的導(dǎo)電水平，必須使閾值電壓（絕對(duì)值）提高，即產(chǎn)生襯偏效應(yīng)。 影響：使得PMOS閾值電壓向負(fù)方向變大，在同樣的柵源電壓和漏源電壓下其漏源電流減小。5. 答：MOS晶體管存在速度飽和效應(yīng)。器件工作時(shí)，當(dāng)漏源電壓增大時(shí)，實(shí)際的反型層溝道長(zhǎng)度逐漸減小，即溝道長(zhǎng)度是漏源電壓的函數(shù)，這一效應(yīng)稱

16、為“溝道長(zhǎng)度調(diào)制效應(yīng)”。影響：當(dāng)漏源電壓增加時(shí)，速度飽和點(diǎn)在從漏端向源端移動(dòng)，使得漏源電流隨漏源電壓增加而增加，即飽和區(qū)D和S之間電流源非理想。6. 答：晶體管開通后，其漏源電流隨著漏源電壓而變化。當(dāng)漏源電壓很小時(shí)，隨著漏源電壓的值的增大，溝道內(nèi)電場(chǎng)強(qiáng)度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時(shí)，由于載流子速度飽和（短溝道）或者溝道夾斷（長(zhǎng)溝道），其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。7. 答：VDSID非飽和區(qū)飽和區(qū)VDSsat=VGS-VTH非飽和區(qū)：條件：方程：飽和區(qū)：條件：方程：8. 解：VinVoutVDDMIRLVin<VT0時(shí)，MI處于截止?fàn)顟B(tài)

17、，不產(chǎn)生任何漏極電流。隨著輸入電壓增加而超過VT0時(shí)，MI開始導(dǎo)通，漏極電流不再為0，由于漏源電壓VDS=Vout大于Vin- VT0，因而MI初始處于飽和狀態(tài)。隨著輸入電壓增加，漏極電流也在增加，輸出電壓Vout開始下降，最終，輸入電壓大于Vout+ VT0，MI進(jìn)入線性工作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)下降，MI仍處于線性模式。傳輸特性曲線如圖示：VinVoutVOHVOL0dVout/dVin=-1dVout/dVin=-1VIL VIH1）Vin<VT0時(shí)，MI截止，Vout= VOH= VDD 2）Vin= VOH=VDD時(shí)，Vout=VOL MI：VGS=Vin=VDD

18、VDS=Vout=VOLVDS<VGS-VT0MI非飽和導(dǎo)通 IR=(VDD-Vout)/RL=(VDD-VOL)/RL IM=KN(VGS- VT0)VDS- 1/2VDS2 = KN(VDD- VT0) VOL- 1/2VOL2IM=IRVOL=VDD-VT0+1/KNRL-為使VOL0，要求KNRL >>1 VinVout0VDDKNRL3）Vin=VIL時(shí), MI：VGS=Vin=VILVDS=VoutVDS>VGS-VT0MI飽和導(dǎo)通 IR=(VDD-Vout)/RLIM=1/2 KN (VGS - VT0)2=1/2 KN (Vin - VT0)2IM=IR

19、，對(duì)Vin微分，得： -1/RL(dVout/dVin)= KN (Vin - VT0)dVout/dVin=-1VIL=Vin=VT0+1/KNRL此時(shí)Vout=VDD-1/2KNRL4）Vin=VIH時(shí), MI：VGS=Vin=VIHVDS=VoutVDS<VGS-VT0MI非飽和導(dǎo)通 IR=(VDD-Vout)/RLIM= KN(VGS- VT0)VDS- 1/2VDS2 = KN(Vin- VT0)Vout- 1/2Vout2IM=IR，對(duì)Vin微分，得：-1/RL(dVout/dVin)= KNVou t +(Vin- VTH) dVout/dVin- Vout(dVout/d

20、Vin)dVout/dVin=-1VIH=Vin=VT0+2Vout -1/KNRL代回等式，得：Vout=VIH=VT0+ -1/KNRL9. 解：Vout=VOL時(shí)，晶體管非飽和導(dǎo)通，Vin= VOH=VDD (VDD-Vout)/RL= KN（W/L）(VDD- VT0) VOL- 1/2VOL2代值解得：RL（W/L）=2.05×105 可以選擇不同的W/L和RL值以滿足VOL=0.2V，在最終設(shè)計(jì)中二者的選取還需考慮其他因素，如電路功耗與硅片面積。表中列出了一些設(shè)計(jì)中W/L和RL可能的取值和對(duì)應(yīng)每種取值估算的平均直流功耗。W/LRL（K）PDC average(uW)120

21、5. 058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可見，隨著RL的減小，直流功耗顯著增加，W/L也同時(shí)增加。若考慮降低平均直流功耗，可選擇較小的寬長(zhǎng)比W/L和較大的負(fù)載電阻RL，而制造較大的RL需要較大面積的硅區(qū)，則還需要在功耗和面積之間折中。10. 解：KN=KN(W/L)=40uA/V2 KNRL=8V-1Vin<VT0時(shí)，驅(qū)動(dòng)管截止，Vout= VOH= VDD=5VVOL=VDD-VT0+1/KNRL-=0.147VVIL= VT0+1/KNRL=0.925VVIH=VT0+-1/KNRL=1.97VVNML

22、=VIL-VOL=0.78V VNMH=VOH-VIH=3.03V VNML過小，會(huì)導(dǎo)致識(shí)別輸入信號(hào)時(shí)發(fā)生錯(cuò)誤。為得到較好的抗噪聲性能，較低的信號(hào)噪聲容限應(yīng)至少為VDD的1/4，即VDD=5V時(shí)取1.25V。11. 解：VOL=VDD-VT0+1/KNRL-代值解得KNRL=2VIL= VT0+1/KNRL=1.5VVIH=VT0+-1/KNRL=3.1V而VOH= VDD=5VVNML=VIL-VOL=0.9VVNMH=VOH-VIH=1.9V12. 答：采用負(fù)載電阻會(huì)占用大量的芯片面積，而晶體管占用的硅片面積通常比負(fù)載電阻小，并且有源負(fù)載反相器電路比無源負(fù)載反相器有更好的整體性能。13.

23、答：根據(jù)給增強(qiáng)型負(fù)載提供不同的柵極偏壓，負(fù)載晶體管可以工作在飽和區(qū)或線性區(qū)。VinVoutVDDVinVoutVDDVSS飽和增強(qiáng)型負(fù)載反相器只要求一個(gè)獨(dú)立的電源和相對(duì)簡(jiǎn)單的制造工藝，并且VOH限制在VDD-VTL。而線性增強(qiáng)型負(fù)載反相器的VOH= VDD，噪聲容限高，但需要使用兩個(gè)獨(dú)立的電源。由于二者的直流功耗較高，大規(guī)模的數(shù)字電路均不采用增強(qiáng)型負(fù)載nMOS反相器。14.VinVoutVDDMLMIGD S解： 1）Vin=0時(shí)，MI截止ML：VDSL= VGSL=VDD-Vout=VDD-VOL VDSL>VGSL-VTL ML始終飽和導(dǎo)通Vout= VOH= VDD-VTL2）Vi

24、n= VDD時(shí)，Vout=VOLMI：VGSI=Vin=VDDVDSI=Vout=VOLVDSI < VGSI -VTIMI非飽和導(dǎo)通IDSI = KNI(VGSI- VTI)VDSI- 1/2VDSI2 = KNI(VDD- VTI) VOL- 1/2VOL2IDSL=1/2 KNL (VGSL - VTL)2 =1/2 KNL (VDD- VOL-VTL)2IDSI = IDSLVOL =gmL(VDD - VTL)/2gmI為使VOL0，要求gmL<< gmIVinVout0VDD-VTLgmL/gmI傳輸特性曲線如圖示：VinVoutVDD-VTLgmL(VDD-VT

25、L)/2gmI015.VinVoutVDDMDMEGD S解：1）Vin=0，ME截止MD：耗盡型負(fù)載管VTD<0，VGSD=0VDSD=VDD-Vout=VDD-VOL> VGSD - VTD MD 始終飽和導(dǎo)通Vout= VOH= VDD，改善了高電平傳輸特性2）Vin= VDD，Vout= VOL ME：VGSE=Vin=VDD VDSE=Vout=VOL VDSE<VGSE-VTE MI非飽和導(dǎo)通IDSE= KNE(VGSE- VTE)VDSE- 1/2VDSE2 =KNE(VDD- VTE) VOL- 1/2VOL2IDSD=1/2 KND (VGSD - VTD)

26、2 =1/2 KNDVTD2IDSI = IDSLVOL = VTD2 KND/2 KNE(VDD - VTE) 低電平傳輸特性仍取決于兩管尺寸之比為使VOL0，要求KND << KNE VinVoutVDD0KND/ KNE傳輸特性曲線如圖示：VinVout0VTD2 KND/2 KNE(VDD - VTE)VDD16. 答：耗盡型負(fù)載nMOS反相器的制造工藝更加復(fù)雜，但可以有陡峭的VTC過渡和更好的噪聲容限，并且是單電源供電，整體的版圖面積也較小。另外，在CMOS電路中使用耗盡型晶體管還能減少漏電流。17. 解：VOL = VTD2 KND/2 KNE(VDD - VTE) =

27、0.027V VOH = VDD=2V18. 答：CMOS電路是指由NMOS 和PMOS所組成的互補(bǔ)型電路。對(duì)于CMOS反相器，Vin=0時(shí)，NMOS截止，PMOS導(dǎo)通，Vout=VOH=VDD；Vin= VDD時(shí)， NMOS導(dǎo)通，PMOS截止，Vout=VOL=0。高低輸出電平理想，與兩管無關(guān)。從對(duì)CMOS反相器工作原理的分析可以看出，在輸入為0或VDD時(shí)，NMOS 和PMOS總是一個(gè)導(dǎo)通，一個(gè)截止，沒有從VDD到VSS的直流通路，也沒有電流流入柵極，因而其靜態(tài)電流和功耗幾乎為0。這也是CMOS電路最大的特點(diǎn)。19. VinVoutVDDMNMPVinVoutVDD0dVout/dVin=-

28、1dVout/dVin=-1Vin=VoutVIL VIH解：1）Vin=VILMN：VGSN = Vin= VIL VDSN = VoutVDSN>VGSN- VTNMN 飽和導(dǎo)通IDSN =1/2 KN(VGSN - VTN)2 =1/2KN(VIL- VTN)2 MP：- VGSP = VDD - Vin= VDD - VIL- VDSP = VDD - Vout- VDSP < - VGSP (-VTP)MP非飽和導(dǎo)通IDSP= KP(-VGSP- |VTP|)( -VDSP)- 1/2(-VDSP)2 =KP(VDD- VIL -|VTP|)( VDD - Vout) -

29、 1/2( VDD - Vout)2IDSN = IDSP，對(duì)VIL微分，得：KP(VDD- VIL -|VTP|)(-dVout/dVin)+(-1) ( VDD - Vout)- ( VDD - Vout) (-dVout/dVin)=KN(VIL-VTN)dVout/dVin=-1VIL=(2Vout+VTP-VDD+KRVTN)/(1+KR) 其中KR =KN/KP2）Vin= VIH MN：VGSN = Vin= VIH VDSN = VoutVDSN <VGSN- VTNMN 非飽和導(dǎo)通IDSN= KN(VGSN- VTN)VDSN- 1/2VDSN2 =KN(VIH- VT

30、N) Vout- 1/2 Vout2MP：- VGSP = VDD - Vin= VDD - VIH- VDSP = VDD - Vout- VDSP > - VGSP (-VTP)MP飽和導(dǎo)通IDSP =1/2 KP(-VGSP - |VTP|)2 =1/2KP(VDD-VIH-|VTP|)2IDSN = IDSP，對(duì)VIH微分，得：KN(VIH-VTN) (dVout/dVin)+Vout-Vout(dVout/dVin)=KP(VDD-VIH-|VTP|)dVout/dVin=-1VIH=VDD+VTP +KR(2Vout +VTN) /(1+KR) 其中KR =KN/KP20.

31、解：Vin =VM，NMOS、PMOS均飽和導(dǎo)通 IDSN =1/2NCOX(W/L)N(VGSN - VTN)2=1/2KN(VM- VTN)2IDSP =1/2PCOX(W/L)P(-VGSP - |VTP|)2 =1/2KP(VDD-VM-|VTP|)2由IDSN = IDSP得：VM=(VDD+VTP+VTN)/(1+) 其中KR =KN/KP 當(dāng)工藝確定，VDD、VTN、VTP、N、P均確定 因而VM取決于兩管的尺寸之比WN/WP21 答：1）電子遷移率較大，是空穴遷移率的兩倍，即N=2P。 2）根據(jù)邏輯閾值與晶體管尺寸的關(guān)系VMWP/WN，在VM較大的取值范圍中，WPWN。22.

32、解：KR=KN/KP=2.5CMOS反相器的VOL=0V，VOH=VDD=3.3VVIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.57Vout-0.71Vin = VIL時(shí)，有1/2KN(VIL- VTN)2=KP(VDD- VIL -|VTP|)( VDD - Vout) - 1/2( VDD - Vout)20.66 Vout2+0.05 Vout -6.65=0解得：Vout =3.14V VIL=1.08VVIH=VDD+VTP +KR(2Vout +VTN) /(1+KR)=1.43 Vout+1.17Vin = VIH時(shí)，有KN(VIH- VTN) Vout-

33、 1/2 Vout2=1/2KP(VDD-VIH-|VTP|)22.61Vout2+6.94Vout-2.04=0解得：Vout=0.27V VIH=1.55VVNML=VIL-VOL=1.08V VNMH=VOH-VIH=1.75V23. 解：KR= NCOX(W/L)N/pCOX (W/L)P=1.6對(duì)于CMOS反相器而言，VOL=0V，VOH=VDD=3.3VVIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.77Vout-1.17當(dāng)Vin = VIL時(shí)，NMOS飽和導(dǎo)通，PMOS非飽和導(dǎo)通由IDSN = IDSP得：1/2KN(VIL- VTN)2=KP(VDD- V

34、IL -|VTP|)( VDD - Vout) - 1/2( VDD - Vout)22.04 Vout2+8.30 Vout -44.90=0解得：Vout =3.077V VIL=1.2V同理，VIH=VDD+VTP +KR(2Vout +VTN) /(1+KR)=1.23 Vout+1.37當(dāng)Vin = VIH時(shí)，PMOS飽和導(dǎo)通，NMOS非飽和導(dǎo)通由IDSN = IDSP得：KN(VIH- VTN) Vout- 1/2 Vout2=1/2KP(VDD-VIH-|VTP|)25.53Vout2+24.62Vout-6.15=0解得：Vout=0.24V VIH=1.66V該CMOS反相器

35、的噪聲容限：VNML=VIL-VOL=1.2V VNMH=VOH-VIH=1.64V邏輯閾值：VM=(VDD+VTP+VTN)/(1+)=1.48V24. 解：1）VM=(VDD+VTP+VTN)/(1+) 即1.4=(3.3-0.7+0.6)/ (1+) 解得：KR=2.25 KR =KN/KP=(NCOXWN/LN)/ (PCOXWP/LP) 即2.25=60WN/25WP WN/WP=0.9375 2）VTN 、VTP在標(biāo)稱值有正負(fù)15%的變化 則VTNmin =0.51V VTNmax=0.69V VTPmin=-0.805V VTPmax=-0.595VVMmin=(VDD+VTPm

36、in+VTNmin)/(1+)=1.304V VMmax=(VDD+VTPmax+VTNmax)/(1+)=1.496V VM：1.3041.496V25. 答：有比反相器在輸出低電平時(shí)，驅(qū)動(dòng)管和負(fù)載管同時(shí)導(dǎo)通，其輸出低電平由驅(qū)動(dòng)管導(dǎo)通電阻和負(fù)載管導(dǎo)通電阻的分壓決定。為保持足夠低的低電平，兩個(gè)等效電阻應(yīng)保持一定的比值。當(dāng)驅(qū)動(dòng)管為增強(qiáng)型N溝MOSFET，負(fù)載管為電阻或增強(qiáng)型MOSFET或耗盡型MOSFET時(shí)，即E/R反相器、E/E反相器、E/D反相器屬于有比反相器。而無比反相器在輸出低電平時(shí)，只有驅(qū)動(dòng)管導(dǎo)通，負(fù)載管是截止的，理想情況下，輸出低電平為0。當(dāng)驅(qū)動(dòng)管為增強(qiáng)型N溝MOSFET，負(fù)載管為P

37、溝MOSFET時(shí)，即CMOS反相器即屬于無比反相器，具有理想的輸入低電平0。26. 答：對(duì)于CMOS反相器，靜態(tài)功耗是指當(dāng)輸入為0或VDD時(shí)，NMOS 和PMOS總是一個(gè)導(dǎo)通、一個(gè)截止，沒有從VDD到VSS的直流通路，也沒有電流流入柵極，功耗幾乎為0。 動(dòng)態(tài)功耗包括短路電流功耗和瞬態(tài)功耗。短路電流功耗是指輸入由0跳變到1或由1跳變到0的瞬變過程中，NMOS 和PMOS都導(dǎo)通，存在從VDD到VSS的電流通路。瞬態(tài)功耗是指電路開關(guān)動(dòng)作時(shí)，對(duì)輸出端負(fù)載電容進(jìn)行充放電引起的功耗。27. 解：VinVouttttPLHtPHLtftr50%50%50%50%90%90%10%10%圖中，導(dǎo)通延遲時(shí)間為t

38、PHL，截止延遲時(shí)間為tPLH延遲時(shí)間tpd=(tPHL+tPLH)/2 上升時(shí)間tr=2CL/KNVDD KN=NCOX(W/L)N 下降時(shí)間tf =2CL/KPVDD KP=PCOX(W/L)P 若希望tr=tf，則要求WP=2WN第6章 CMOS靜態(tài)邏輯門1. 解：AVDDBVDDAABBVDDF2. 解：全加器的求和輸出Sum和進(jìn)位信號(hào)Carry表示為三個(gè)輸入信號(hào)A、B、C的函數(shù)：Sum=ABC=Carry(A+B+C)+ABCCarry=(A+B)C+ABABBVDDDAAAAAAAVDDDBBBBBBCCCCCCCarrySum3. 解：標(biāo)準(zhǔn)反相器的導(dǎo)電因子為KN=KP邏輯門KN1

39、=KN2=KN，KP1=KP2=KP1） A=B=0時(shí)，上拉管的等效導(dǎo)電因子Keffp=KP/22） A=0，B=1或A=1，B=0時(shí)，下拉管的等效導(dǎo)電因子Keffn=KN3） A=B=1時(shí)，下拉管的等效導(dǎo)電因子Keffn=2KN在最壞的工作條件下，即1）2），應(yīng)使Keffn=KN=KN，Keffp=KP/2= KPKN=KP 即2NCOX(W/L)N=PCOX(W/L)PWP/WN=2N/P=5為保證最壞工作條件下，各邏輯門的驅(qū)動(dòng)能力與標(biāo)準(zhǔn)反相器的特性相同，要求P管的溝道長(zhǎng)度比N管大5倍以上。4. 解：AABBDDCCVDDF標(biāo)準(zhǔn)反相器的導(dǎo)電因子為KN=KP邏輯門KN1=KN2= KN3 =

40、KN4=KN，KP1=KP2= KP3 =KP4=KP1）ABCD=0時(shí)，上拉管的等效導(dǎo)電因子Keffp= KP2）A、B、C、D中有一個(gè)為1時(shí)，上拉管的等效導(dǎo)電因子Keffp=2/3 KP3）A、B中有一個(gè)為1且C、D中有一個(gè)為1時(shí)，上拉管的等效導(dǎo)電因子Keffp=KP/24）ABCD=1時(shí)，下拉管的等效導(dǎo)電因子Keffn= KN5）AB、CD中有一個(gè)為1時(shí)，下拉管的等效導(dǎo)電因子Keffn=KN/2在最壞的工作條件下，即3）5），應(yīng)使Keffn=KN/2=KN，Keffp=KP/2= KPKN=KP 即NCOX(W/L)N=PCOX(W/L)PWP/WN=N/P=2.5要求P管的尺寸比N管大

41、2.5倍以上。5. 答：CMOS靜態(tài)邏輯門的功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗幾乎為0。但對(duì)于深亞微米器件，存在泄漏電流引起的功耗，此泄漏電流包括柵極漏電流、亞閾值漏電流及漏極擴(kuò)散結(jié)漏電流。動(dòng)態(tài)功耗包括短路電流功耗，即切換電源時(shí)地線間的短路電流功耗和瞬態(tài)功耗，即電容充放電引起的功耗兩部分。6. 答：電路的功耗主要由動(dòng)態(tài)功耗決定，而動(dòng)態(tài)功耗取決于負(fù)載電容、電源電壓和時(shí)鐘頻率，所以減少負(fù)載電容，降低電源電壓，降低開關(guān)活動(dòng)性是有效降低電路功耗的方法。7. 解：1=(80+10/3CR)+（0 +CR)=90 +13/3CR2=（40 +2CR）+（20 +5/3CR）=60 +11/3CR因而第二

42、種組合邏輯速度更快。第7章 傳輸門邏輯一、填空1寫出傳輸門電路主要的三種類型和他們的缺點(diǎn)：（1） ，缺點(diǎn)： ；（2） ，缺點(diǎn)： ；（3） ，缺點(diǎn)： 。答案： NMOS傳輸門，不能正確傳輸高電平，PMOS傳輸門，不能正確傳輸?shù)碗娖剑珻MOS傳輸門，電路規(guī)模較大。2傳輸門邏輯電路的振幅會(huì)由于 減小，信號(hào)的 也較復(fù)雜，在多段接續(xù)時(shí)，一般要插入 。答案： 閾值損失，傳輸延遲，反相器。3. 一般的說，傳輸門邏輯電路適合 邏輯的電路。比如常用的 和 。答案：異或，加法器，多路選擇器二、解答題1分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標(biāo)明的MOS管的作用。答案：根據(jù)真值表可知，電路實(shí)現(xiàn)的是OUT=AB的與門

43、邏輯，方塊標(biāo)明的MOS管起到了電荷保持電路的功能。2. 根據(jù)下面的電路回答問題： 分析電路，說明電路的B區(qū)域完成的是什么功能，設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路的什么問題？答案：當(dāng)傳輸高電平時(shí)，節(jié)點(diǎn)n1電位升高，當(dāng)電位大于反向器IV1的邏輯閾值時(shí)，反向器輸出低電平，此低電平加在P1管上，P1管導(dǎo)通，n1的電位可以上升到VDD。當(dāng)傳輸?shù)碗娖綍r(shí)，節(jié)點(diǎn)n1電位較低，當(dāng)電位小于反向器IV1的邏輯閾值時(shí)，反向器輸出高電平，此高電平加在P1管上，P1管截止，n1的電位保持傳輸來的低電平。說明B部分電路具有電荷保持電路的功能。設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路由于閾值電壓不能正確傳輸高電平的

44、問題。3假定反向器在理想的 VDD/2時(shí)轉(zhuǎn)換, 忽略溝道長(zhǎng)度調(diào)制和寄生效應(yīng)，根據(jù)下面的傳輸門電路原理圖回答問題。 （1） 電路的功能是什么？ （2） 說明電路的靜態(tài)功耗是否為零，并解釋原因。答案：（1） 這個(gè)電路是一個(gè) NAND 門 （2） 當(dāng) A=B= VDD, 在節(jié)點(diǎn) x 的電壓為 VX=VDD-Vt。這引起在傳輸晶體管驅(qū)動(dòng)的反向器的靜態(tài)功耗。 4. 分析比較下面2種電路結(jié)構(gòu)，說明圖1的工作原理，介紹它和圖2所示電路的相同點(diǎn)和不同點(diǎn)。 圖1 圖 2答案： S作為控制電壓，由柵極輸入。當(dāng)S為高電平時(shí)，I1可以正常傳輸，而I2不能穿過MOS單元。反之，當(dāng)S為低電平時(shí)，I2可以正常傳輸，而I1不

45、能。由此可以看出，圖1電路完成的是2輸入選擇器的功能。 圖1和圖2都可以完成2輸入選擇器的功能。圖1需要7 個(gè)晶體管單元，而圖2需要14個(gè)晶體管單元。圖1采用傳輸門結(jié)構(gòu)明顯縮小了電路的規(guī)模。5根據(jù)下面的電路回答問題。已知電路B點(diǎn)的輸入電壓為2.5V，C點(diǎn)的輸入電壓為0V。當(dāng)A點(diǎn)的輸入電壓如圖a時(shí)，畫出X點(diǎn)和OUT點(diǎn)的波形，并以此說明NMOS和PMOS傳輸門的特點(diǎn)。 A點(diǎn)的輸入波形答案: X點(diǎn)的輸出波形 OUT點(diǎn)的輸出波形由此可以看出，NMOS傳輸門電路不能正確傳輸高電平，PMOS傳輸門電路不能正確傳輸?shù)碗娖健?寫出邏輯表達(dá)式C=AB的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖。答案：.7.

46、 相同的電路結(jié)構(gòu)，輸入信號(hào)不同時(shí)，構(gòu)成不同的邏輯功能。以下電路在不同的輸入下可以完成不同的邏輯功能，寫出它們的真值表，判斷實(shí)現(xiàn)的邏輯功能。 圖1 圖2答案： 圖1完成的是異或邏輯，圖2完成的是同或邏輯。8.分析下面的電路，根據(jù)真值表，判斷電路實(shí)現(xiàn)的邏輯功能。答案：根據(jù)真值表分析可知，電路實(shí)現(xiàn)的是 OUT=ABC的功能。第8章 動(dòng)態(tài)邏輯電路一、填空1對(duì)于一般的動(dòng)態(tài)邏輯電路，邏輯部分由輸出低電平的 網(wǎng)組成，輸出信號(hào)與電源之間插入了柵控制極為時(shí)鐘信號(hào)的 ,邏輯網(wǎng)與地之間插入了柵控制極為時(shí)鐘信號(hào)的 。答案： NMOS, PMOS, NOMS2.對(duì)于一個(gè)級(jí)聯(lián)的多米諾邏輯電路，在評(píng)估階段：對(duì)PDN網(wǎng)只允許

47、有 跳變，對(duì) PUN網(wǎng)只允許有 跳變，PDN與PDN相連或PUN與PUN相連時(shí)中間應(yīng)接入 。答案：0 ® 1， 1 ® 0 ， 反相器二、解答題1. 分析電路，已知靜態(tài)反向器的預(yù)充電時(shí)間，賦值時(shí)間和傳輸延遲都為 T/2。說明當(dāng)輸入產(chǎn)生一個(gè) 0->1 轉(zhuǎn)換時(shí)會(huì)發(fā)生什么問題? 當(dāng) 1->0 轉(zhuǎn)換時(shí)會(huì)如何? 如果這樣，描述會(huì)發(fā)生什么并在電路的某處插入一個(gè)反向器修正這個(gè)問題。答案：如果輸入產(chǎn)生一個(gè) 1->0 轉(zhuǎn)換時(shí)不存在問題，只要當(dāng)賦值階段開始時(shí)輸入是穩(wěn)定的。然而，如果輸入產(chǎn)生一個(gè)0->1轉(zhuǎn)換，Out1 將開始預(yù)充電到1，而在賦值階段開始以后一段時(shí)間變?yōu)?。

48、在我們的例子中這個(gè)時(shí)間為T/2。 這能夠使下一個(gè)PDN在Out1變低前將Out2拉低，并且在Out2中引起誤差。要解決這個(gè)問題，在PDN產(chǎn)生Out2 前插入這個(gè)反向器。2.從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點(diǎn)和不同點(diǎn)。從而說明CMOS動(dòng)態(tài)組合邏輯電路的特點(diǎn)。 圖A 圖B答案：圖A是CMOS靜態(tài)邏輯電路。圖B是CMOS動(dòng)態(tài)邏輯電路。2電路完成的均是NAND的邏輯功能。圖B的邏輯部分電路使用了2個(gè)MOS管，圖A使用了4個(gè)MOS管，由此可以看出動(dòng)態(tài)組合邏輯電路的規(guī)模為靜態(tài)電路的一半。圖B的邏輯功能部分全部使用NMOS管，圖A即使用NMOS也使用PMOS，由于NMOS的速度高于PMO

49、S，說明動(dòng)態(tài)組合邏輯電路的速度高于靜態(tài)電路。3.分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同,說明其特點(diǎn)。答案：該電路可以完成OUT=AB的與邏輯。與一般動(dòng)態(tài)組合邏輯電路相比，它增加了一個(gè)MOS管Mkp,這個(gè)MOS管起到了電荷保持電路的作用，解決了一般動(dòng)態(tài)組合邏輯電路存在的電荷泄漏的問題。4. 分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同,分析它的工作原理。答案：該電路可以完成NAND邏輯。與一般動(dòng)態(tài)組合邏輯電路相比，它增加了一個(gè)MOS管Mkp，它可以解決一般動(dòng)態(tài)組合邏輯電路存在的電荷分配的問題。對(duì)于一般的動(dòng)態(tài)組合邏輯電路，在評(píng)估階段，A

50、=“H” B=“L”, 電荷被OUT處和A處的電荷分配，整體的閾值下降，可能導(dǎo)致OUT的輸出錯(cuò)誤。該電路增加了一個(gè)MOS管Mkp，在預(yù)充電階段，Mkp導(dǎo)通，對(duì)C點(diǎn)充電到Vdd。在評(píng)估階段，Mkp截至，不影響電路的正常輸出。5.簡(jiǎn)述動(dòng)態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的原因和解決的方法。答案：動(dòng)態(tài)組合邏輯電路中存在的常見的三種問題是電荷泄漏，電荷分配和時(shí)鐘饋通。電荷泄漏產(chǎn)生的原因是與輸出相連的MOS管的漏電流，導(dǎo)致輸出的電壓下降，可能造成輸出電壓的跳變，形成錯(cuò)誤。解決辦法是在電路中接入電荷保持電路，將輸出拉回到高電平。電荷分配產(chǎn)生的原因是電路中某些節(jié)點(diǎn)導(dǎo)通時(shí)各處存在的電容之間電荷的再分配，會(huì)導(dǎo)致電路閾值下降，影響輸入結(jié)果。解決辦法是在電路中對(duì)中間節(jié)點(diǎn)進(jìn)行預(yù)充電。時(shí)鐘饋通產(chǎn)生的原因是預(yù)充電時(shí)時(shí)鐘輸入和動(dòng)態(tài)輸出節(jié)點(diǎn)的電容耦合引起的。它會(huì)導(dǎo)致COMS出現(xiàn)閂鎖，影響輸出結(jié)果。解決辦法是在設(shè)計(jì)和布置動(dòng)態(tài)電路版圖時(shí)減少電容耦合情況的發(fā)生。6. 分析下列電路的工作原理，畫出輸出端OUT的波形。 答案：7.結(jié)合下面電路，說明動(dòng)態(tài)組合邏輯電路的工作原理。答案：動(dòng)態(tài)組合邏輯電路由輸出信號(hào)與電源之間插入的時(shí)鐘信號(hào)PMOS,NMOS邏輯網(wǎng)和邏輯網(wǎng)與地之間插入的時(shí)鐘信號(hào)