PCB電源供電系統(tǒng)的分析與設(shè)計(jì)

1、PCB電源供電系統(tǒng)的分析與設(shè)計(jì)當(dāng)今，在沒(méi)有透徹掌握芯片、封裝結(jié)構(gòu)及PCB的電源供電系統(tǒng)特性時(shí)，高速電子系統(tǒng)的設(shè)計(jì)是很難成功的。事實(shí)上，為了滿(mǎn)足更低的供電電壓、更快的信號(hào)翻轉(zhuǎn)速度、更高的集成度和許多越來(lái)越具有挑戰(zhàn)性的要求，很多走在電子設(shè)計(jì)前沿的公司在產(chǎn)品設(shè)計(jì)過(guò)程中為了確保 電源和信號(hào)的完整性，對(duì)電源供電系統(tǒng)的分析投入了大量的資金，人力和物力。電源供電系統(tǒng)（竺）的分析與設(shè)計(jì)在高速電路設(shè)計(jì)領(lǐng)域，特別是在計(jì)算機(jī)、半導(dǎo)體、通信、網(wǎng)絡(luò)和消費(fèi)電子產(chǎn)業(yè)中正變得越來(lái)越重要。隨著超大規(guī)模集成電路技術(shù)不可避免的進(jìn)一步等比縮小，集成電路的供電電壓將會(huì)持續(xù)降低。隨著越來(lái)越多的生產(chǎn)廠家從130nm技術(shù)轉(zhuǎn)向90nm技術(shù)，可

2、以預(yù)見(jiàn)供電電壓會(huì)降到1.2V，甚至更低，而同時(shí)電流也會(huì)顯著地增加。從直流IR匡降到交流動(dòng)態(tài)電壓波動(dòng)控制來(lái)看，由于允許的噪聲范圍越來(lái)越小，這種發(fā)展趨勢(shì)給電源供電系統(tǒng)的設(shè)計(jì)帶來(lái)了巨大的挑戰(zhàn)。PCB電源供電系統(tǒng)設(shè)計(jì)概覽通常在交流分析中，電源地之間的輸入阻抗是用來(lái)衡量電源供電系統(tǒng)特性的一個(gè)重要的觀測(cè)量。對(duì)這個(gè)觀測(cè)量的確定在直流分析中則演變成為 IR壓降的計(jì)算。無(wú)論在直流或交流的分析中，影響電源供電系統(tǒng)特性的因素有：PCB的分層、電源板層平面的形狀、元器件的布局、過(guò)孔和管腳的分布等等。圖1 : PCB上一些常見(jiàn)的會(huì)增加電流路徑阻性的物理結(jié)構(gòu)設(shè)計(jì)。電源地之間的輸入阻抗概念就可以應(yīng)用在對(duì)上述因素的仿真和分析

3、中。比如，電源地輸入阻抗的一個(gè)非常廣泛的應(yīng)用是用來(lái)評(píng)估板上去耦 電容的放置問(wèn)題。隨著一定數(shù)量的去耦電容被放置在板上，電路板本身特有的諧振可以被抑制掉，從而減少噪聲的產(chǎn)生，還可以降低電路 板邊緣輻射以緩解電磁兼容問(wèn)題。為了提高電源供電系統(tǒng)的可靠性和降級(jí)系統(tǒng)的制造成本，系統(tǒng)設(shè)計(jì)工程師必須經(jīng)?？紤]如何經(jīng)濟(jì)有效地 選擇去耦電容的系統(tǒng)布局。高速電路系統(tǒng)中的電源供電系統(tǒng)通?？梢苑殖尚酒⒓呻娐贩庋b結(jié)構(gòu)和 PCB三個(gè)物理子系統(tǒng)。芯片上的電源柵格由交替放置的幾層金 屬層構(gòu)成，每層金屬由 X或Y方向的金屬細(xì)條構(gòu)成電源或地柵格，過(guò)孔則將不同層的金屬細(xì)條連接起來(lái)。對(duì)于一些高性能的芯片，無(wú)論內(nèi)核或是10的電源供電都

4、集成了很多去耦單元。集成電路封裝結(jié)構(gòu)，如同一個(gè)縮小了的PCB，有幾層形狀復(fù)雜的電源或地平板。在封裝結(jié)構(gòu)的上表面，通常留有去耦電容的安裝位置。PCB則通常含有連續(xù)的面積較大的電源和地平板，以及一些大大小小的分立去耦電容元件，及電源整流模塊（VRM）。邦定線、C4凸點(diǎn)、焊球則把芯片、封裝和 PCB連接在了一起。整個(gè)電源供電系統(tǒng)要保證給各個(gè)集成電路器件提供在正常范圍內(nèi)穩(wěn)定的電壓。然而，開(kāi)關(guān)電流和那些電源供電系統(tǒng)中寄生的高頻效應(yīng)總是 會(huì)引入電壓噪聲。其電壓變化可以由下式計(jì)算得到：V是在器件處觀測(cè)到的電壓波動(dòng),I是開(kāi)關(guān)電流。Z是在器件處觀測(cè)到的整個(gè)電源供電系統(tǒng)電源與地之間的輸入阻抗。為了減小電壓波動(dòng)，電

5、源與地之間要保持低阻。在直流情況下，由于Z變成了純電阻，低阻就對(duì)應(yīng)了低的電源供電IR壓降。在交流情況下，低阻能使開(kāi)關(guān)電流產(chǎn)生的瞬態(tài)噪聲也變小。當(dāng)然，這就需要Z在很寬的頻帶上都要保持很小。*0* u3r.| I <1013Il如防I»<r Jirq y-sruli-l Wjtafc K -M 1touALltKKM11MN9.朋思1 MW.« BiiLih刑甩ML vU 1U.Tj1 S1"上_尸1 dN4» Al! leftw i 哉_dri* 4Moumt-*s i t 沼 MiL» 訂 a4I m l ! ! > TBlr

6、 I IHM MT ，! IMI4.“* m T«a-|D nl Mi I圖2： Sigrity PowerDC計(jì)算得到電源板層上的電流分布。注意到電源和地通常用來(lái)作為信號(hào)回路和參考平面，因此電源供電系統(tǒng)與信號(hào)分布系統(tǒng)之間有著很緊密的關(guān)系。然而，由于篇幅的限制， 同步開(kāi)關(guān)噪聲（10 SSO）引入的電源供電系統(tǒng)的噪聲現(xiàn)象和電流回路控制問(wèn)題將不在這里討論。以下幾節(jié)將忽略信號(hào)系統(tǒng)，而單純注重電源 供電系統(tǒng)的分析。直流IR壓降由于芯片的電源柵格（Power Grid）的特征尺寸很小（幾微米甚至更?。酒瑑?nèi)的電阻損耗嚴(yán)重，因此芯片內(nèi)的IR壓降已經(jīng)被廣泛地研究而在下面幾種情況下，PCB上的IR

7、壓降（在幾十到幾百毫伏的范圍內(nèi)）對(duì)高速系統(tǒng)設(shè)計(jì)同樣會(huì)有較大的影響。電源板層上有Swiss-Chess結(jié)構(gòu)、Neck-Down結(jié)構(gòu)和動(dòng)態(tài)布線造成的板平面被分割等情況（圖1）；電源板層上電流通過(guò)的器件管腳、過(guò)孔、焊球、C4凸點(diǎn)的數(shù)量不夠，電源平板厚度不足，電流通路不均衡等；系統(tǒng)設(shè)計(jì)需要低電壓、大電流，又有較緊的電壓浮動(dòng)的范圍。言)4JD三E6CBW10s107-IOB10*Frequency (Hz)圖3：包括和不包括電源整流模塊的平板對(duì)輸入阻抗。PCB的電源分配層上往往會(huì)形成所謂的Swiss-Chess由于電源供電系統(tǒng)中有這樣的高阻電IR壓降仿真模擬是估計(jì)電源供電系統(tǒng)允許壓降范圍例如，一個(gè)高密度

8、和高管腳數(shù)的器件由于有大量的過(guò)孔和反焊盤(pán)，在芯片封裝結(jié)構(gòu)及結(jié)構(gòu)效應(yīng)。Swiss-Chess結(jié)構(gòu)會(huì)產(chǎn)生很多高阻性的微小金屬區(qū)域。根據(jù) 流通路，送到PCB上元器件的電壓或電流有可能會(huì)低于設(shè)計(jì)要求。因此一個(gè)好的直流 的關(guān)鍵。通過(guò)各種各樣可能性的分析為布局布線前后提供設(shè)計(jì)方案或規(guī)則。布線工程師、系統(tǒng)工程師、信號(hào)完整性工程師和電源設(shè)計(jì)工程師還可以將IR壓降分析結(jié)合在約束管理器 (constraint manager)中，作為對(duì)PCB上每一個(gè)電源和地網(wǎng)表進(jìn)行設(shè)計(jì)規(guī)則核查的最終檢驗(yàn)工具(DRC)。這種通過(guò)自動(dòng)化軟件分析的設(shè)計(jì)流程可以避免靠目測(cè)，甚至經(jīng)驗(yàn)所不能發(fā)現(xiàn)的復(fù)雜電源供電系統(tǒng)結(jié)構(gòu)上的布局布線問(wèn)題。圖2展

9、示了 IR壓降分析可以準(zhǔn)確地指岀一高性能PCB上電源供電系統(tǒng)中關(guān)鍵電壓電流的分布。交流電源地阻抗分析很多人知道一對(duì)金屬板構(gòu)成一個(gè)平板電容器，于是認(rèn)為電源板層的特性就是提供平板電容以確保供電電壓的穩(wěn)定。在頻率較低，信號(hào)波長(zhǎng) 遠(yuǎn)遠(yuǎn)大于平板尺寸時(shí)，電源板層與地板的確構(gòu)成了一個(gè)電容。然而，當(dāng)頻率升高時(shí)，電源板層的特性開(kāi)始變得復(fù)雜了。更確切地說(shuō)，一對(duì)平板構(gòu)成了一個(gè)平板傳輸線系統(tǒng)。電源與地之間的噪聲，或與 之對(duì)應(yīng)的電磁場(chǎng)遵循傳輸線原理在板之間傳播。當(dāng)噪聲信號(hào)傳播到平板的邊緣時(shí)，一部分高頻能量會(huì)輻射岀去，但更大一部分能量會(huì)反射 回去。來(lái)自平板不同邊界的多重反射構(gòu)成了 PCB中的諧振現(xiàn)象。壬)十-+<嵋

10、0頻率（H打圖4：三種設(shè)置情況下PowerSI計(jì)算得到的PCB輸入阻抗曲線。（a）不包含電源整流模塊；（b）包 含電源整流模塊；（c）包含電源整流模塊和一些去耦電容。在交流分析中，PCB的電源地阻抗諧振是個(gè)特有的現(xiàn)象。圖3展示了一對(duì)電源板層的輸入阻抗。為了比較，圖中還畫(huà)了一個(gè)純電容和一個(gè)純電感的阻抗特性。板的尺寸是 30cmx 20cm，板間間距是100um，填充介質(zhì)是FR4材料。板上的電源整流模塊用一個(gè)3nH的電感來(lái)代替顯示純電容阻抗特性的是一個(gè)20nF的電容。從圖上可以看出，在板上沒(méi)有電源整流模塊時(shí)，在幾十兆的頻率范圍內(nèi)，平板的阻抗特性（線）和電容（藍(lán)線）一樣。在100MHz以上，平板的阻

11、抗特性呈感性 （沿著綠線）。到了幾百兆的頻率范圍后，幾個(gè)諧振峰的出現(xiàn)顯示了平板的 諧振特性，這時(shí)平板就不再是純感性的了。至此，很明顯，一個(gè)低阻的電源供電系統(tǒng)（從直流到交流）是獲得低電壓波動(dòng)的關(guān)鍵：減少電感作用，增加電容作用，消除或降低那些諧振峰是設(shè)計(jì)目標(biāo)。為了降低電源供電系統(tǒng)的阻抗，應(yīng)遵循以下一些設(shè)計(jì)準(zhǔn)則：1. 降低電源和地板層之間的間距；2. 增大平板的尺寸；3. 提高填充介質(zhì)的介電常數(shù)；4. 采用多對(duì)電源和地板層。然而，由于制造或一些其他的設(shè)計(jì)考慮，設(shè)計(jì)工程師還需要用一些較為靈活的有效的方法來(lái)改變電源供電系統(tǒng)的阻抗。為了減小阻抗并且 消除那些諧振峰，在 PCB上放置分立的去耦電容便成為常用

12、的方法。圖4顯示了在三種不同設(shè)置下，用 Sigrity PowerSI計(jì)算得到的電源供電系統(tǒng)的輸入阻抗：a. 沒(méi)有電源整流模塊，沒(méi)有去耦電容放置在板上。b. 電源整流模塊用短路來(lái)模擬，沒(méi)有去耦電容放置在板上。c. 電源整流模塊用短路來(lái)模擬，去耦電容放置在板上。從圖中可見(jiàn)，例子a藍(lán)線，在集成電路芯片的位置處觀測(cè)到的電源供電系統(tǒng)的輸入阻抗在低頻時(shí)呈現(xiàn)岀容性。隨著頻率的增加，第一個(gè)自 然諧振峰出現(xiàn)在800MHz的頻率處。此頻率的波長(zhǎng)正對(duì)應(yīng)了電源地平板的尺寸。例子b的綠線，輸入阻抗在低頻時(shí)呈現(xiàn)岀感性。這正好對(duì)應(yīng)了從集成電路芯片的位置到電源整流模塊處的環(huán)路電感。這個(gè)環(huán)路電感和平板 電容一起引入了在200

13、MHz的諧振峰。例子c的紅線，在板上放置了一些去耦電容后， 那個(gè)200MHz的諧振峰被移到了很低的頻率處 （20MHz），并且諧振峰的峰值也降低了很多 第一個(gè)較強(qiáng)的諧振峰則岀現(xiàn)在大約 1GHz處。由此可見(jiàn)，通過(guò)在PCB上放置分立的去耦電容， 電源供電系統(tǒng)在主要的工作頻率范圍內(nèi)可以 實(shí)現(xiàn)較低的并且是平滑的交流阻抗響應(yīng)。因此，電源供電系統(tǒng)的噪聲也會(huì)很低。- I Aniplllud* (Ohm)l匸 THj'XW “1即 I fAl Enabled產(chǎn) i ptrr I 覽1 佔(zhàn)| 起 j ' IL刎I刨工I冋呻1中11上恤lid aali £ II I J cA Itz-i

14、!亡=1 2“hfcr: 6-.029ConniPMtrbg： compfiebedl圖5：針對(duì)不同結(jié)構(gòu)仿真計(jì)算得到的輸入阻抗。不考慮芯片和封裝結(jié)構(gòu)（紅線）;考慮封裝結(jié)構(gòu)（藍(lán)線）；考慮 芯片、封裝和電路板（綠線）。在板上放置分立的去耦電容使得設(shè)計(jì)師可以靈活地調(diào)整電源供電系統(tǒng)的阻抗，實(shí)現(xiàn)較低的電源地噪聲。然而，如何選擇放置位置、選用多 少以及選用什么樣的去耦電容仍舊是一系列的設(shè)計(jì)問(wèn)題。因此，對(duì)一個(gè)特定的設(shè)計(jì)尋求最佳的去耦解決方案，并使用合適的設(shè)計(jì)軟件以及 進(jìn)行大量的電源供電系統(tǒng)的仿真模擬往往是必須的。協(xié)同設(shè)計(jì)概念 圖4實(shí)際上還揭示了另一個(gè)非常重要的事實(shí)，即PCB上放置分立的去耦電容的作用頻率范圍

15、僅僅能達(dá)到幾百兆赫茲。頻率再高，每個(gè)分立去耦電容的寄生電感以及板層和過(guò)孔的環(huán)路電感（電容至芯片）將會(huì)極大地降低去耦效果，僅僅通過(guò)PCB上放置分立的去耦電容是無(wú)法進(jìn)一步降低電源供電系統(tǒng)的輸入阻抗的。從幾百兆赫茲到更高的頻率范圍，封裝結(jié)構(gòu)的電源供電系統(tǒng)的板間電容，以及封裝結(jié) 構(gòu)上放置的分立去耦電容將會(huì)開(kāi)始起作用。到了GHz頻率范圍，芯片內(nèi)電源柵格之間的電容以及芯片內(nèi)的去耦電容是唯一的去耦解決方案。圖5顯示了一個(gè)例子，紅線是一個(gè)PCB上放置一些分立的去耦電容后得到的輸入阻抗。第一個(gè)諧振峰出現(xiàn)在 600MHz到700MHz。在考慮了封裝結(jié)構(gòu)后，附加的封裝結(jié)構(gòu)的電感將諧振峰移到了大約450MHz處，見(jiàn)藍(lán)

16、線。在包括了芯片電源供電系統(tǒng)后，芯片內(nèi)的去耦電容將那些高頻的諧振峰都去掉了，但同時(shí)卻引入了一個(gè)很弱的30MHz諧振峰，見(jiàn)綠線。這個(gè)30MHz的諧振在時(shí)域中會(huì)體現(xiàn)為高頻翻轉(zhuǎn)信號(hào)的中頻包絡(luò)上的一個(gè)電壓波谷。芯片內(nèi)的去耦是很有效的，但代價(jià)卻是要用去芯片內(nèi)寶貴的空間和消耗更多的漏電流。將芯片內(nèi)的去耦電容挪到封裝結(jié)構(gòu)上也許是一個(gè)很好的折衷方案，但要求設(shè)計(jì)師擁有從芯片、封裝結(jié)構(gòu)到PCB的整個(gè)系統(tǒng)的知識(shí)。但通常，PCB的設(shè)計(jì)師無(wú)法獲得芯片和封裝結(jié)構(gòu)的設(shè)計(jì)數(shù)據(jù)以及相應(yīng)的仿真軟件包。對(duì)于集成電路設(shè)計(jì)師，他們通常不關(guān)心下端的封裝和電路板的設(shè)計(jì)。但顯然采用協(xié)同設(shè)計(jì)概念對(duì)整個(gè)系統(tǒng)、 芯片-封裝-電路板的電源供電系統(tǒng)進(jìn)

17、行優(yōu)化分析設(shè)計(jì)是將來(lái)發(fā)展的趨勢(shì)。一些走在電子設(shè)計(jì)前沿的公司事實(shí)上已經(jīng)這樣做了。參考文獻(xiàn)International Technology Roadmap for Semiconductors, 2005 Edition 。Raymond Y.Chen, IBIS Asia Summit, 20053 Jiayuan Fang, Jin Zhao, The Power of Planes - Low Impedance Power Delivery over Broad Frequencies, Printed Circuit Design & Manufacturing Magazine

18、, Sept.2003.4 Om, P.Mandhana, Jin Zhao, "Comparative Study on Effectiveness of On-Chip, On-Package and PCB Decoupling for Core Noise Reduction byUsing Broadband Power Delivery Network Models, " 55th Electronic Components & Technology Conference, May 31-June 3, 2005,5 Jin Zhao, Michael

19、Leins, "Evaluation and Elimination of PCB Edge Radiation Introduced by Core Switching Noise and I/O SimultaneousSwitching Noise, " Technical Presentation at 2005 IEEE International Symposium on Electromagnetic Compatibility, 8-12 Aug, 2005, Chicago, Illinois6 Please find related informatio

20、n at 7 John Kane, "On-Chip Power Integrity, Including Package Effects , " SOC Central online articles, March 14, 2005.作者：趙進(jìn)高級(jí)工程師陳宇哲副總裁Sigrity公司PCB電源去耦設(shè)計(jì)指南工程師們?cè)谠O(shè)計(jì)PCB電源分配系統(tǒng)的時(shí)候，首先把整個(gè)設(shè)計(jì)分成四個(gè)部分：電源（電池、轉(zhuǎn)換器或者整流器）、PCB、電路板去耦電容和芯片去耦電容。本文將主要關(guān)注PCB和芯片去耦電容。電路板去耦電容通常很大，大約是10mF或者更大，而且主要用于特定場(chǎng)合中。設(shè)計(jì)一個(gè)去耦電容包括兩步。

21、首先，根據(jù)電氣計(jì)算電容值，然后將電容放置在PCB上。確切地講，電容放在離 數(shù)字芯片多遠(yuǎn)的地方合適?但人們常常忽略了 PCB本身就是去耦設(shè)計(jì)的一部分。本文將討論在哪里電路板適合去耦設(shè)計(jì)。去耦需求 基本上，電源通過(guò)一根導(dǎo)線向數(shù)字芯片提供能量。這個(gè)電源有可能離芯片比較遠(yuǎn)”電源線為5英寸長(zhǎng)的16 AWG的電線和4英寸長(zhǎng)的20mil的走線并不少見(jiàn)。這些導(dǎo)線具有電阻、電容和感應(yīng)，這些都影響能量的傳送。電感和導(dǎo)線的長(zhǎng)度成正比，是產(chǎn)生大多數(shù)質(zhì) 量問(wèn)題的原因。走線需要著重考慮，因?yàn)樗鼪Q定了總的電感和電流流動(dòng)的環(huán)路環(huán)路。這個(gè)環(huán)路環(huán)路能夠而且很可能會(huì)輻射電磁干擾（EMI）。在芯片的旁邊放置一個(gè)小電源（比如電容），能

22、讓電容到芯片 Vcc管腳之間的走線長(zhǎng)度最小，從而減少環(huán)路面積。這能盡量減少由導(dǎo)線電感 引起的電壓降問(wèn)題。由于回路環(huán)路減小了，所以 EMI也減小了。直接把數(shù)字芯片U1連接到電源上意味著可能需要幾英寸的走線?？梢詫⒕哂屑纳姼蠰2和R2的電容C1插入到電路中離芯片比較近的地方，距離小于1英寸（圖1）。L3是C1和U1之間的導(dǎo)線電感。L1和R1是從電源到電容之間導(dǎo)線的寄生參數(shù)這樣，可將走線長(zhǎng)度減小到 mil量級(jí)，將導(dǎo)線阻抗 減小到可以應(yīng)用的程度。C2在這里非常重要，它 決定電源必須供給多少電流。 C2代表了 U1的內(nèi) 部負(fù)載和U1必須驅(qū)動(dòng)的外部負(fù)載。當(dāng)S1關(guān)閉時(shí)， 這些負(fù)載連接到電源，并馬上需要電流

23、。電感是電源和開(kāi)關(guān)之間阻抗的主要來(lái)源。例如，對(duì)于10mil寬度的走線，電阻、電容和電感分別大 約是 0.02 Q/in，2 pF/in 和 20nH/in。這些是用于 PCB 板的走線(微帶線和帶狀線)和導(dǎo)線的典型數(shù)據(jù)。當(dāng) 頻率大約高于100 kHz時(shí)，感抗j Ql是主要阻抗。t. Io pppefly典EMig orsidsf 尿 povnrsupplyttwiraca pdraslienluctancs(L1) Iwithe su訥 M the decoupling capeciior C1 h 自nd the capeci町電 陽(yáng)伯$叱 eteriMls (R2. L2).因此，增加C1

24、具有兩個(gè)作用。一是它將減少開(kāi)關(guān) 期間，電源和芯片之間的導(dǎo)向電感。這將保護(hù) V1(也就是到U1上的Vcc)不會(huì)減小到低于進(jìn)行正確電路操作的所需電壓值。另外，它可減小高頻電流流動(dòng)的環(huán)路面積以及相應(yīng)的EMI因此，電容將V1保持住，但需要將 V1保持多高呢？這個(gè)問(wèn)題主要集中在器件的噪聲裕量，例如最小的電壓噪聲裕量VNmmin，這個(gè)噪聲裕量可以存在，并仍允許正確的電路運(yùn)行。 (這有點(diǎn)難以計(jì)算，因?yàn)閷?shí)際值依賴(lài)于半導(dǎo)體的噪聲裕量，近似和電源電壓成正比。)根據(jù)圖1,正確的工作運(yùn)行意味需要滿(mǎn)足下面條件：VNmmin > VPS VZmax 在該圖中，VZmax完全落在L3上Imax，因此電源和電流I也需要

25、考慮。簡(jiǎn)單講，這是數(shù)字輸入所需要的電流，設(shè)計(jì)工程師必須確保它的供應(yīng)。因?yàn)樗撬璧淖畲箅娏?開(kāi)關(guān)之間的最大阻抗Zmax不會(huì)大于：|Zmax| > (VZmax/lmax) (2)從電源到芯片的線路是 5英寸長(zhǎng)的16-AWG導(dǎo)線和4英寸長(zhǎng)、20mil寬的走線，它將提供100nH的電感。在某些頻率f上，感抗將大于所能容忍的Zmax。這個(gè)頻率將通過(guò)變換電感的阻抗方程得到：fmax = |Zmax|/2 n_ (3)在這個(gè)頻率之上，C1不能提供足夠的電壓來(lái)滿(mǎn)足器件所需的噪聲裕量，信息也無(wú)法成功地傳輸。去耦電容為PCB上的芯片提供 高頻”電流，而電源提供 低頻”電流。為確定電容的尺寸，先收集計(jì)算f

26、max所需的信息，在fmax頻率上電 源供給的低頻”電流開(kāi)始下降。同時(shí)也需要U1負(fù)載所需的電流、能成功操作這些器件電壓以及轉(zhuǎn)換時(shí)間。為獲得這些數(shù)值，需要考慮電容器的寄生成分。在轉(zhuǎn)換發(fā)生后的很短時(shí)間內(nèi)，U1的主要電源是去耦電容和它的寄生成分一一等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)。ESL包括導(dǎo)線電感和電容的電感兩個(gè)部分，前者是設(shè)計(jì)工程師試圖盡量減少的，后者則是必須容忍的。為確定去耦電容的尺寸，首先確定數(shù)字N和U1必須驅(qū)動(dòng)的容性負(fù)載。這個(gè)數(shù)字和下一個(gè)芯片的容性輸入以及電壓隨時(shí)間的變化決定了所需的最大電流。可用熟悉的公式l=CX(dV/dt)確定電流，這里為：n (仏弋j(遷 是在OV到V

27、PS轉(zhuǎn)換期間電壓的最壞改變。注意在設(shè)計(jì)混合電壓部分的時(shí)候，要使用正確的電壓，比如3.3V/5V。是邏輯器件U1脈沖轉(zhuǎn)換的上升時(shí)間。計(jì)算上升時(shí)間的方法有多種，因此使用最壞情況下的上升時(shí)間，或者是最快的上升時(shí)間?，F(xiàn)在負(fù)載下拉的電流必須來(lái)自去耦電容，所以用下式計(jì)算電容值：C=l/(dV/dt) (5)盡管我們現(xiàn)在已確定了去耦電容的值，但是還沒(méi)有完成設(shè)計(jì)。電容布局 接下來(lái)，設(shè)計(jì)工程師必須確定把電容放在PCB什么位置。它需要放置在能夠最小化電容和芯片間走線電感的地方。電感同樣需要最小化，而不走線長(zhǎng)度。當(dāng)把電容放到PCB上的時(shí)候，使電感而不是使走線長(zhǎng)度長(zhǎng)度最小化將允許更多的設(shè)計(jì)自由度。首先，設(shè)計(jì)工程師需要

28、確定最大可用的走線長(zhǎng)度來(lái)保持最大的設(shè)計(jì)自由度。過(guò)程如下：設(shè)計(jì)工程師需要一個(gè)工作在fmax(式3)到某個(gè)最高頻率的電容。確定這個(gè)上界頻率需要理解理想的數(shù)字波形輸岀和保持這個(gè)形狀到某種程度的必要性。這是信號(hào)完整性設(shè)計(jì)的一個(gè)小部分。理想的數(shù)字電路傳輸一個(gè)矩形脈沖到下一個(gè)電路。實(shí)際上是無(wú)法實(shí)現(xiàn)矩形脈沖的，但是能實(shí)現(xiàn)梯形脈沖。檢查梯形脈沖的傅利葉序列，發(fā)現(xiàn)梯形脈沖由基頻和所有諧波組成。當(dāng)然，把所有的都加在一起，就可以實(shí)現(xiàn)原始的梯形脈沖。但如果沒(méi)有把所有的諧波加在一起會(huì)怎么樣呢？如果只有最初的5個(gè)或者10個(gè)諧波相加會(huì)怎么樣呢？是否有足夠的諧波建立梯形脈沖而使輸入電路不容易察覺(jué)變化呢？事實(shí)證明，在大多數(shù)情況

29、下，只把前面10個(gè)諧波相加就可以讓恢復(fù)出來(lái)的波形騙過(guò)大多數(shù)的電路，也就是說(shuō)大多數(shù)的電路不會(huì)察覺(jué)變化。這就決定了設(shè)計(jì)去耦電容的時(shí)候需要處理的最高頻率。另一個(gè)建議的方法，是利用f=1/tr確定最高頻率，其中tr是脈沖上升時(shí)間。在這個(gè)頻率，諧波能量很小，并以40dB/decade的速度滾降?，F(xiàn)在可以確定最壞情況下電源電壓可容忍的變化，從而開(kāi)始設(shè)計(jì)。對(duì)CMOS來(lái)說(shuō)，這個(gè)數(shù)字就是噪聲預(yù)量 VOH-VIH(從數(shù)據(jù)表上查這些值)最壞情況下的變化為：V = VCC(nominal)-(VOH+10% 刃CC) (6)10%即為電源的下降因子。利用式6與電感的電流和電壓，確定最大可允許的電感L:L=V/(dI/

30、dt) (7)其中，L是電容、走線、芯片的連接線和引線等所引入總的串聯(lián)電感，dI是最大電流變化，dt是電流的上升時(shí)間。走線長(zhǎng)度對(duì)于兩個(gè)或更多個(gè)電容來(lái)說(shuō)，它們平行連接到芯片電源輸入管腳上的走線長(zhǎng)度是不同的，有效地走線長(zhǎng)度決定了電容可以放到離芯片多遠(yuǎn)的地方。走線長(zhǎng)度直接和走線的電感相關(guān)。因此，通過(guò)平行電感的公式可得到有效的走線長(zhǎng)度，有效走線長(zhǎng)度IE為：IE = (I1 感)/(11+12) (8)一旦電容選定并放在 PCB上，就要檢查什么地方會(huì)岀現(xiàn)電容和寄生電感的。共振頻率可以通過(guò)下式得到: f=1/2 n =-LCC （9）其中 L=IE SL + LTRACE。10 * fpulse的頻率上，

31、則要檢查設(shè)計(jì)，以采取折衷措施。超過(guò)這個(gè)頻率，電容迅速變?yōu)橐粋€(gè)電感。如果共振頻率發(fā)生在遠(yuǎn)低于 使用多個(gè)去耦電容如果使用N個(gè)同等電容值的電容，總的ESL和ESR 將減少到1/N（圖2）。當(dāng)連接電源和地之間電容的 走線相等時(shí)，這是一個(gè)特殊的情況。同樣也假定 電感之間的互耦合很小。N個(gè)具有同樣電容值的電 容的阻抗曲線接近單個(gè)電容的曲線。如果采用N個(gè)不同電容值的電容，ESR和ESL會(huì) 降低，但將在阻抗曲線引入一個(gè)共振峰值，并帶 來(lái)嚴(yán)重的設(shè)計(jì)后果（圖3）。這里也再次假定走線長(zhǎng) 度相同。使用PCB 不要忘記PCB。忽視它幾乎免費(fèi)提供的諸多好處，將提高設(shè)計(jì)成本，增加額外的元件。這些額外的元件將占用額外的空間，

32、降低總的可靠 性并可能增加EMI式10給出了一組平行的電源層的阻抗公式。這只是串聯(lián)LRC電路的阻抗公式。只要 PCB沒(méi)有開(kāi)始像傳輸線一樣工作，這個(gè)公式就是有用的。換句話說(shuō)，如果1< "20,那么它是有用的。其中I是PCB的最大尺寸（對(duì)角線），入是和最高頻率有關(guān)的波長(zhǎng)。3?9-allied2 hav« dN土rtrMf亡*p自*k'ft th* g如hjpmg認(rèn)直到這一點(diǎn)，PCB阻抗幾乎是容性，并且能提供耦合電容截止頻率之上的所有需要的電流。因?yàn)镋SR非常小，寄生電感也非常小，因此PCB會(huì)在一個(gè)比較寬的頻率范圍呈現(xiàn)岀很低的阻抗。如果PCB具有兩個(gè)相鄰的電源和地層，那么它在設(shè)計(jì)中具有很好的內(nèi)部電容。用于并聯(lián)平面電容的計(jì)算公式可被用來(lái)確定 PCB的電容：C(pF)= £ (A/d)=0.225(£ r /d)A (11)上式的最后一部分在以英寸為單位的時(shí)候有效。其中，&#