數(shù)字邏輯北郵期末

1、1. 電子電路分為模擬電子電路和數(shù)字電子電路。數(shù)值的度量采用直流電壓或電流的連續(xù)值，稱模擬量。2. 數(shù)字電路比模擬電路有許多優(yōu)點。如：電路便于集成化、系列化生產(chǎn)，成本低廉，使用方便；抗干擾性強，可靠性高，精度高；處理功能強，不僅能實現(xiàn)數(shù)值運算，還可以實現(xiàn)邏輯運算和判斷；可編程數(shù)字電路可容易地實現(xiàn)各種算法，具有很大的靈活性；數(shù)字信號更易于存儲、加密、壓縮、傳輸和再現(xiàn)。3. 數(shù)字量具有精度高、傳輸高效、易存儲、易處理等優(yōu)點（上升沿10%90%）4. 自然碼：有權碼，每位代碼都有固定權值，結(jié)構形式與二進制數(shù)完全相同，最大計數(shù)為2n1，n為二進制數(shù)的位數(shù)5. 可靠性代碼：(1) 奇偶校驗碼(2) 格雷

2、碼(Gray 碼，又稱循環(huán)碼（循環(huán)碼的一種）<格雷碼的特點是任何相鄰的兩個碼組中，僅有一位代碼不同，抗干擾能力強，主要用在計數(shù)器中>6. 數(shù)字電路是傳遞和處理數(shù)字信號的電子電路。它有組合邏輯電路和時序邏輯電路兩大類。7. 數(shù)字電路的優(yōu)點：便于高度集成化，工作可靠性強，抗干擾能力強，保密性好等。8. 時序邏輯電路中一定包含：觸發(fā)器。時序電路中必須有：時鐘。從本質(zhì)上講，控制器是一種時序電路。時序邏輯電路：邏輯功能特點：任何時刻的輸出不僅取決于該時刻的輸入信號（輸入變量）的狀態(tài)，而且與電路原有的狀態(tài)（原來的輸出）（Qn+1 = f(Qn, input)）有關。即歷史狀態(tài)相關性。時序邏輯電

3、路具有記憶功能（適當?shù)目刂疲╇娐方Y(jié)構特點：由存儲電路和組合邏輯電路組成。包含鎖存器或觸發(fā)器它的輸出往往反饋到輸入端，與輸入變量一起決定電路的輸出狀態(tài)。/時序邏輯電路的類型（都跟觸發(fā)器或其組合有關）同步時序邏輯電路 :所有觸發(fā)器的時鐘端連在一起。所有觸發(fā)器在同一個時鐘脈沖 CP 控制下同步工作。異步時序邏輯電路 :時鐘脈沖 CP 只觸發(fā)部分觸發(fā)器，其余觸發(fā)器由電路內(nèi)部信號觸發(fā)。因此，觸發(fā)器不在同一時鐘作用下同步工作。9. 一位十進制計數(shù)器至少需要    4個觸發(fā)器10. 鎖存器、觸發(fā)器和門電路是構成數(shù)字電路的基本單元。鎖存器、觸發(fā)器有記憶功能，由它構成的電

4、路在某時刻的輸出不僅取決于該時刻的輸入，還與電路原來狀態(tài)有關。而門電路(組合電路)無記憶功能，由它構成的電路在某時刻的輸出完全取決于該時刻的輸入，與電路原來狀態(tài)無關11. 布爾代數(shù)的三個最重要規(guī)則是代入規(guī)則，反演規(guī)則和對偶規(guī)劃12. 數(shù)字量的特定是數(shù)值為離散量，運算結(jié)果也是離散量。13. 二進制系統(tǒng)的兩個數(shù)字0和1是一個開關量，常稱比特。用來表示1和0的電平稱為邏輯電平。14. 自然二進制有叫有權碼。循環(huán)碼（又叫單位距離碼）：任何相鄰的兩個碼字中，僅有一位不同。15. 二進制對十進制編碼，簡稱BCD碼。8421碼（eg：1592是0001 0101 1001 0010）<當相加和大于9時

5、加6修正，無10101111>余3碼：在8421碼的基礎上加0011。優(yōu)點執(zhí)行十進制相加時，能正確的產(chǎn)生進位信號，而且會給減法運算帶來方便。 格雷碼是使任何兩個相鄰的代碼只有一個二進制狀態(tài)不同（主要用于計數(shù)器）。格雷碼是一種循環(huán)碼。 無權碼：余3 碼和格雷碼。有利于得到更好的譯碼波形?？煽啃源a（奇偶校驗碼，格雷碼）16. 化簡的意義：使邏輯式最簡，以便設計出最簡的邏輯電路，從而節(jié)省元器件，優(yōu)化生產(chǎn)工藝，降低成本和提高系統(tǒng)可靠性。17. 邏輯函數(shù)的描述工具：布爾代數(shù)（布爾代數(shù)中的變量稱為邏輯變量）<0和1代表兩種對立的邏輯狀態(tài)>；真值表（n變量，2n種可能）；邏輯圖法（）；卡

6、諾圖法（變量數(shù)基本上少于5）；波形圖；硬件描述語言法。18. 正邏輯，負邏輯，三態(tài)門（邏輯1，邏輯0，高阻抗）<使能端有效時（邏輯1）輸出狀態(tài)取決于輸入狀態(tài)>19. 卡諾圖16.名稱符號表達式基本門電路與門Y = AB或門Y = A+B非門Y = 復合門電路與非門Y = 或非門Y = 與或非門Y = 異或門Y = AB=同或門Y = AB= 17. 組合邏輯電路的特點：任一時刻的穩(wěn)定輸出狀態(tài)，只決定于該時刻輸入信號的狀態(tài)，而與輸入信號作用前電路原來所處的狀態(tài)無關。不具有記憶功能。組合邏輯電路由門電路組成。18. Multiplexer多路（復用）器; 多工器網(wǎng)絡：（多路選擇器）；多

7、路轉(zhuǎn)換器; 多路復用器; 復用器（支持一個輸入端能允許多個輸出端）19. De-multiplexer（多路）信號分離器，多路輸出選擇器網(wǎng)絡：解復用器; 多路分配器; 數(shù)據(jù)分配器20. 集成數(shù)據(jù)選擇器的種類很多，常見的有：1位數(shù)據(jù)選擇器從“1組”輸入數(shù)據(jù)中選擇1路進行傳輸。例如：8選1(如CT54LS151)、16選1(CT74LS150)等。 N位數(shù)據(jù)選擇器從“N組”輸入數(shù)據(jù)中“各選”1路進行傳輸。<2位(雙位)4選1數(shù)據(jù)選擇器(如74LS153)，表示從2組4路輸入數(shù)據(jù)中各選擇1路數(shù)據(jù)進行傳輸；4位2選1數(shù)據(jù)選擇器(如74LS157)，表示從4組2路輸入數(shù)據(jù)中各選擇1路數(shù)據(jù)進行傳輸；

8、等等。>21. 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù):由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為 1 時，輸出為地址輸入變量全體最小項的和。而任何一個邏輯函數(shù)都可表示成最小項表達式，因此用數(shù)據(jù)選擇器可實現(xiàn)任何組合邏輯函數(shù)。當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端22. 例 試用數(shù)據(jù)選擇器實現(xiàn)函數(shù)解：先求出F的最小項表達式為 因為函數(shù)有A、B、C三個邏輯變量，可選用1片8選1 數(shù)據(jù)選擇器。如果令8選1 MUX的地址變量為邏輯變量，即A2A1A0=ABC,則由真值表可知：只要令 D3=D5=D6=D7=1 D0=D1=D2=D4=0就可用8

9、選1MUX來產(chǎn)生上述函數(shù)了，其邏輯圖如下。23.地址變量數(shù)n小于邏輯變量數(shù)m的函數(shù)產(chǎn)生器?要用n個地址變量來反映m個變量函數(shù)的最小項，則必定會在函數(shù)的最小項中缺少(m-n)個因子，這種情況下可讓Di作所缺的因子，也即缺少的(m-n)個因子在數(shù)據(jù)輸入端Di中體現(xiàn)。這樣就可用此MUX來產(chǎn)生此類邏輯函數(shù)了。當然，從N中選出的n個變量不同時，MUX輸入端的連接方式也會不同。24. 優(yōu)先編碼器原理:不同于普通編碼器： 它允許多個輸入線上同時有信號。如何解決混亂？ 答：按優(yōu)先順序進行排隊，僅對優(yōu)先級別最高的輸入信號編碼。74LS148是8:3線優(yōu)先編碼器：25.加法器小結(jié)能對兩個1位二

10、進制數(shù)進行相加而求得和及進位（不考慮低位來的進位）的邏輯電路稱為半加器。能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)的相加，求得和及進位的邏輯電路稱為全加器。實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。按照進位方式的不同，加法器分為串行進位加法器和超前進位加法器兩種。串行進位加法器電路簡單、但速度較慢，超前進位加法器速度較快、但電路復雜。加法器除用來實現(xiàn)兩個二進制數(shù)相加外，還可用來設計代碼轉(zhuǎn)換電路、二進制減法器和十進制加法器等。26. 數(shù)值比較器小結(jié)在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)常需要對兩個二進制數(shù)進行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個二進制數(shù)的

11、大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進行比較的兩個二進制數(shù)，輸出是比較的結(jié)果。利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴展方式有串聯(lián)和并聯(lián)兩種。27.奇偶校驗的基本原理什么是奇偶校驗器?利用奇(偶)校驗方法進行檢錯的組合邏輯電路稱為奇偶校驗器。原理： 根據(jù)代碼中全部位數(shù)疊加累計入一位的“和”來進行奇校驗或偶校驗。“和”操作的特點：偶數(shù)個1，它的和總是0；奇數(shù)個1，它的和總是1。28.二章小結(jié)/組合邏輯電路指任一時刻的輸出僅取決于該時刻輸入信號的取值組合，而與電路原有狀態(tài)無關的電路。它在邏輯功能上的特點是：

12、沒有存儲和記憶作用；在電路結(jié)構上的特點是：由種門電路組成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。/組合邏輯電路的描述方法主要有邏輯表達式、真值表、卡諾圖和邏輯圖等。組合邏輯電路的基本分析方法是：根據(jù)給定電路逐級寫出輸出函數(shù)式，并進行必要的化簡和變換，然后列出真值表，確定電路的邏輯功能/組合邏輯電路的基本設計方法是：根據(jù)給定設計任務進行邏輯抽象，列出真值表，然后寫出輸出函數(shù)式并進行適當化簡和變換，求出最簡表達式，從而畫出最簡(或稱最佳)邏輯電路。/以邏輯門為基本單元的電路設計，其最簡含義是：邏輯門數(shù)目最少，且各個邏輯門輸入端的數(shù)目和電路的級數(shù)也最少，沒有竟爭冒險。/以 MSI 組

13、件為基本單元的電路設計，其最簡含義是：MSI 組件個數(shù)最少，品種最少，組件之間的連線最少。 MSI: 中規(guī)模集成電路/用于實現(xiàn)組合邏輯電路的 MSI 組件主要有譯碼器和數(shù)據(jù)選擇器。/數(shù)據(jù)選擇器、數(shù)據(jù)分配器、編碼器、譯碼器、數(shù)值比較器、和加法器等是常用的 MSI 組合邏輯部件/數(shù)據(jù)選擇器的作用是根據(jù)地址碼的要求，從多路輸入信號中選擇其中一路輸出。/數(shù)據(jù)分配器的作用是根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去/編碼器的作用是將具有特定含義的信息編成相應二進制代碼輸出，常用的有二進制編碼器、二-十進制編碼器和優(yōu)先編碼器。/譯碼器的作用是將表示特定意義信息的二進制代碼翻譯出來，常用的有二進制譯

14、碼器、二-十進制譯碼器和數(shù)碼顯示譯碼器。/數(shù)值比較器用于比較兩個二進制數(shù)的大小/加法器用于實現(xiàn)多位加法運算，其單元電路有半加器和全加器；其集成電路主要有串行進位加法器和超前進位加法器。/同一個門的一組輸入信號到達的時間有先有后，這種現(xiàn)象稱為競爭。競爭而導致輸出產(chǎn)生尖峰干擾脈沖的現(xiàn)象，稱為冒險。競爭冒險可能導致負載電路誤動作，應用中需加以注意。28. 鎖存器的特點 鎖存器的觸發(fā)方式為電平觸發(fā)式指觸發(fā)脈沖信號控制鎖存器工作的方式EN = 1 期間翻轉(zhuǎn)的稱正電平觸發(fā)式；（與觸發(fā)器上升邊沿相似?）EN = 0 期間翻轉(zhuǎn)的稱負電平觸發(fā)式。 （）鎖存器的共同缺點是存在空翻 觸發(fā)脈沖作用期間，輸入信號發(fā)生多

15、次變化時，鎖存器輸出狀態(tài)也相應發(fā)生多次變化的現(xiàn)象稱為空翻?？辗蓪е码娐饭ぷ魇Э?29.8421BCD譯碼器的數(shù)據(jù)輸入線與譯碼器輸出線組合是：4:10.30. 數(shù)字比較器（comp）只能輸出A>B和A=B<這二者是低電平> A<B（高電平）三種情況。31. 一位全加器（FA）的輸入信號：Ai：加數(shù)，Bi：被加數(shù)，Ci-1：進位信號，輸出信號：Si：和數(shù)，Ci：向高位進位信號。32. 串行加法器進位信號采用逐位傳遞，而并行加法器進位信號采用超前傳遞。33. MUX：數(shù)據(jù)選擇器DMUX：數(shù)據(jù)分配器34. 鎖存器基本特性：輸出端的互補：兩個互補的輸出端Q 和Q ；輸出端的兩個

16、穩(wěn)定狀態(tài)：簡稱穩(wěn)態(tài)，正好用來表示邏輯 0 和 1；輸出端的兩個穩(wěn)定狀態(tài)可相互轉(zhuǎn)換（翻轉(zhuǎn)）：在輸入信號作用下，鎖存器的兩個穩(wěn)定狀態(tài)可相互轉(zhuǎn)換(稱為狀態(tài)的翻轉(zhuǎn))；輸出端的新狀態(tài)可長期保持：輸入信號消失后，新狀態(tài)可長期保持下來，因此具有記憶功能，可存儲二進制信息。 一個鎖存器可存儲 1 位二進制數(shù)碼35. 基本 SR 鎖存器的優(yōu)缺點 .優(yōu)點:電路簡單，是構成各種鎖存器的基礎.缺點:輸出受輸入信號直接控制，不能定時控制.有約束條件36. 門控SR鎖存器簡介：有時候鎖存器的工作狀態(tài)不僅要由輸入信號決定，而且要求在一定的控制信號下工作。為此，需要增加一個控制端 EN。 EN 即使能信號 ，只有在EN =

17、1高電平時，鎖存器才允許接受數(shù)據(jù)輸入信號。 具有使能信號控制的鎖存器稱為門控鎖存器。37. 觸發(fā)器基本特性：觸發(fā)器 Flip - Flop，簡寫為 FF，又稱同步雙穩(wěn)態(tài)觸發(fā)器。同步是指觸發(fā)器的記憶狀態(tài)按時鐘脈沖（CLK）規(guī)定的起動指示點（脈沖邊沿）來改變。有兩個穩(wěn)定狀態(tài)(簡稱穩(wěn)態(tài))，正好用來表示邏輯 0 和 1。在輸入信號作用下，觸發(fā)器的兩個穩(wěn)定狀態(tài)可相互轉(zhuǎn)換(稱為狀態(tài)的翻轉(zhuǎn))。輸入信號消失后，新狀態(tài)可長期保持下來，因此具有記憶功能，可存儲二進制信息。 一個觸發(fā)器可存儲 1 位二進制數(shù)碼38. 邊沿觸發(fā)器的特點：在時鐘為穩(wěn)定的0或1期間,輸入信號都不能進入觸發(fā)器,觸發(fā)器的新狀態(tài)僅決定于時鐘脈沖

18、有效邊沿到達前一瞬間以及到達后極短一段時間內(nèi)的輸入信號.能夠觸發(fā)變化的時間極大縮短，故而抗干擾性能強(來自輸入變化波動的干擾)。39. 觸發(fā)器 vs. 鎖存器：/電路結(jié)構：觸發(fā)器包含一個稱為時鐘的控制信號，和其他信號一起控制電路的狀態(tài)。鎖存器有時包含使能控制信號。/工作特點：觸發(fā)器只能在 CP 上升沿(或下降沿)時刻接收輸入信號，因此，電路狀態(tài)只能在 CP 上升沿(或下降沿)時刻翻轉(zhuǎn)。這種觸發(fā)方式稱為邊沿觸發(fā)式。鎖存器在使能控制信號發(fā)生干擾時可能引起空翻?。/電路結(jié)構和工作特點不同，因此電路功能不同。為保證電路正常工作，要求鎖存器的使能控制信號?在EN = 1 期間保持不變；而邊沿觸發(fā)器沒有這

19、種限制，其功能較完善，因此應用更廣。40. 觸發(fā)器可以在時鐘脈沖的正沿（上升沿）改變狀態(tài)，也可以在時鐘脈沖的負沿（下降沿，只能選一種，不能兩種都選）改變狀態(tài)。41. D鎖存器 vs. D觸發(fā)器:D鎖存器:“電平觸發(fā)”,在EN=1 時，D輸入“上升沿”和“下降沿”都驅(qū)動Q變化,有空翻!D觸發(fā)器:“邊沿”觸發(fā),CLK“上升沿”觸發(fā)驅(qū)動Q變化,沒有空翻!42. 觸發(fā)器的類型:SR 觸發(fā)器 、D 觸發(fā)器、JK 觸發(fā)器。43. SR 觸發(fā)器:SR 觸發(fā)器是構成D 觸發(fā)器和JK 觸發(fā)器的基礎。SR 觸發(fā)器與門控SR 鎖存器不同：它有一個窄脈沖轉(zhuǎn)換器。其功能是對應時鐘脈沖的上升沿而產(chǎn)生一個持續(xù)時間很短的窄脈

20、沖，稱尖鋒脈沖。44. D觸發(fā)器以SR觸發(fā)器為基礎區(qū)別在于：增加了一個非門,變?yōu)閱屋斎攵薉;S和R不會同時為高，避免了SR觸發(fā)器不穩(wěn)定問題。如果用CLK表示時鐘，且CLK=1時，D觸發(fā)器特征方程為：Qn+1=DCLK=D.45. JK 觸發(fā)器:JK 觸發(fā)器功能同SR 觸發(fā)器類似，也是雙輸入 ,JK 觸發(fā)器主要改進： 解決SR 觸發(fā)器不穩(wěn)定問題。46. 觸發(fā)器小結(jié):/觸發(fā)器和門電路是構成數(shù)字系統(tǒng)的基本邏輯單元。前者具有記憶功能，用于構成時序邏輯電路.后者沒有記憶功能，用于構成組合邏輯電路。/觸發(fā)器有兩個基本特性：有兩個穩(wěn)定狀態(tài)；在外信號作用下，兩個穩(wěn)定狀態(tài)可相互轉(zhuǎn)換，沒有外信號作用時，保持原狀態(tài)不變。因此，觸發(fā)器具有記憶功能，常用來保存二進制信息。一個觸發(fā)器可存儲 1 位二進制碼，存儲 n 位二進制碼則需用 n 個觸發(fā)器。/觸發(fā)器的邏輯功能：是指觸發(fā)器的次態(tài)與現(xiàn)態(tài)及輸入信號之間的邏輯關系/觸發(fā)器描述方法：主要有功能表、狀態(tài)方程、驅(qū)動表