DDR3要求規(guī)范

1、 DDRDDR要要求求規(guī)規(guī)范范1、認認識識DDRDDR：嚴格的說DDR應該叫DDR SDRAM，人們習慣稱為DDR，部分初學者也?？吹紻DR SDRAM，就認為是SDRAM。DDR SDRAM是Double DataRate SDRAM的縮寫，是雙倍速率同步動態(tài)隨機存儲器的意思。DDR內存是在SDRAM內存基礎上發(fā)展而來的，仍然沿用SDRAM生產體系，因此對于內存廠商而言，只需對制造普通SDRAM的設備稍加改進，即可實現(xiàn)DDR內存的生產，可有效的降低成本。 SDRAM在一個時鐘周期內只傳輸一次數(shù)據，它是在時鐘的上升期進行數(shù)據傳輸；而DDR內存則是一個時鐘周期內傳輸兩次次數(shù)據，它能夠在時鐘的上升

2、期和下降期各傳輸一次數(shù)據，因此稱為雙倍速率同步動態(tài)隨機存儲器。DDR內存可以在與SDRAM相同的總線頻率下達到更高的數(shù)據傳輸率。 與SDRAM相比：DDR運用了更先進的同步電路，使指定地址、數(shù)據的輸送和輸出主要步驟既獨立執(zhí)行，又保持與CPU完全同步；DDR使用了DLL(Delay Locked Loop，延時鎖定回路提供一個數(shù)據濾波信號)技術，當數(shù)據有效時，存儲控制器可使用這個數(shù)據濾波信號來精確定位數(shù)據，每16次輸出一次，并重新同步來自不同存儲器模塊的數(shù)據。DDR本質上不需要提高時鐘頻率就能加倍提高SDRAM的速度，它允許在時鐘脈沖的上升沿和下降沿讀出數(shù)據，因而其速度是標準SDRA的兩倍。 從

3、外形體積上DDR與SDRAM相比差別并不大，他們具有同樣的尺寸和同樣的針腳距離。但DDR為184針腳，比SDRAM多出了16個針腳，主要包含了新的控制、時鐘、電源和接地等信號。DDR內存采用的是支持2.5V電壓的SSTL2標準，而不是SDRAM使用的3.3V電壓的LVTTL標準。 DDR內存的頻率可以用工作頻率和等效頻率兩種方式表示，工作頻率是內存顆粒實際的工作頻率，但是由于DDR內存可以在脈沖的上升和下降沿都傳輸數(shù)據，因此傳輸數(shù)據的等效頻率是工作頻率的兩倍。 DDR2（Double Data Rate 2） SDRAM是由JEDEC（電子設備工程聯(lián)合委員會）進行開發(fā)的新生代內存技術標準，它與

4、上一代DDR內存技術標準最大的不同就是，雖然同是采用了在時鐘的上升/下降延同時進行數(shù)據傳輸?shù)幕痉绞?，但DDR2內存卻擁有兩倍于上一代DDR內存預讀取能力（即：4bit數(shù)據讀預?。?。換句話說，DDR2內存每個時鐘能夠以4倍外部總線的速度讀/寫數(shù)據，并且能夠以內部控制總線4倍的速度運行。 此外，由于DDR2標準規(guī)定所有DDR2內存均采用FBGA封裝形式，而不同于目前廣泛應用的TSOP/TSOP-II封裝形式，F(xiàn)BGA封裝可以提供了更為良好的電氣性能與散熱性，為DDR2內存的穩(wěn)定工作與未來頻率的發(fā)展提供了堅實的基礎?；叵肫餌DR的發(fā)展歷程，從第一代應用到個人電腦的DDR200經過DDR266、DD

5、R333到今天的雙通道DDR400技術，第一代DDR的發(fā)展也走到了技術的極限，已經很難通過常規(guī)辦法提高內存的工作速度；隨著Intel最新處理器技術的發(fā)展，前端總線對內存帶寬的要求是越來越高，擁有更高更穩(wěn)定運行頻率的DDR2內存將是大勢所趨。 DDR3是針對Windows Vista的新一代內存技術（目前主要用于顯卡內存），頻率在800M以上，和DDR2相比優(yōu)勢如下： (1)功耗和發(fā)熱量較?。何×薉DR2的教訓，在控制成本的基礎上減小了能耗和發(fā)熱量，使得DDR3更易于被用戶和廠家接受。 (2)工作頻率更高：由于能耗降低，DDR3可實現(xiàn)更高的工作頻率，在一定程度彌補了延遲時間較長的缺點，同時還可

6、作為顯卡的賣點之一，這在搭配DDR3顯存的顯卡上已有所表現(xiàn)。 (3)降低顯卡整體成本：DDR2顯存顆粒規(guī)格多為4M X 32bit，搭配中高端顯卡常用的128MB顯存便需8顆。而DDR3顯存規(guī)格多為8M X32bit，單顆顆粒容量較大，4顆即可構成128MB顯存。如此一來，顯卡PCB面積可減小，成本得以有效控制，此外，顆粒數(shù)減少后，顯存功耗也能進一步降低。 (4)通用性好：相對于DDR變更到DDR2，DDR3對DDR2的兼容性更好。由于針腳、封裝等關鍵特性不變，搭配DDR2的顯示核心和公版設計的顯卡稍加修改便能采用DDR3顯存，這對廠商降低成本大有好處。 目前，DDR3顯存在新出的大多數(shù)中高端

7、顯卡上得到了廣泛的應用。2、 認認識識DIMMDIMM常見的內存模組有三種：Unbuffered DIMM(UDIMM)，Registered DIMM(RDIMM)和SODIMM。首先解釋DIMM的含義，DIMM指DualInlined Memory Module，即雙列直插式內存模組。Unbuffered DIMM：Unbuffered DIMM，指沒有經過緩沖，定位在桌面市場，是市面上最常見的內存模組。早期的SDR內存模組，有Buffered類型的，現(xiàn)在已經很少見了。Buffered內存模組和后面提到的Registered內存模組并不是同一個東西，Buffered內存模組是將地址和控制信

8、號等經過緩沖器，沒有做任何時序調整（緩沖器延遲是有的）；而Registered內存模組則對地址和控制信號等進行寄存，在下一個時鐘到來時再觸發(fā)輸出。Registered DIMM：Registered DIMM，其地址和控制信號經過寄存，時鐘經過PLL鎖相，定位在工作站和服務器市常Registered內存模組，相對于Unbuffered內存模組，優(yōu)點是無論是模組級還是主板級，都更易于實現(xiàn)更高的容量，穩(wěn)定性也有所加強，但對于單個的讀寫訪問，會滯后一個時鐘周期。SODIMM：Small Outline DIMM，定位于筆記本市常SODIMM是相對于DIMM而言的，前面提到的Unbufferd DIM

9、M和Registered DIMM都隸屬于DIMM，內存模組的長度等，包括金手指的信號分布在內都是一樣的。而SODIMM可以理解為小一號的內存模組。Registered DIMM的時序：Registered DIMM和其他內存條相比增加了兩種關鍵的器件，PLL和register。PLL：Phase Locked Loop，鎖相環(huán)，在模組中起到調節(jié)時序，增加時鐘驅動力的作用。一般而言，無論是SDR還是DDR或DDR2的PLL，其輸入輸出管腳及其工作原理都是相似的。應用在內存模組上的PLL一般都有一個時鐘輸入，一個Feedback反饋輸入，數(shù)個時鐘輸出及一個Feedback反饋輸出。PLL的兩個輸

10、入間為零延遲，也就是，F(xiàn)Bin和CKin之間的相位差為零；而所有輸出包括FBout之間也是零相位差。3、 DDRDDR信信號號分分析析目前，比較普遍使用中的DDR2的速度已經高達800Mbps，甚至更高的速度，如1066Mbps，而DDR3的速度已經高達1600Mbps。對于如此高的速度，從PCB的設計角度來講，要做到嚴格的時序匹配，以滿足波形的完整性，這里有很多的因素需要考慮，所有的這些因素都是會互相影響的，但是，它們之間還是存在一些個性的，它們可以被分類為PCB疊層、阻抗、互聯(lián)拓撲、時延匹配、串擾、電源完整性和時序，目前，有很多EDA工具可以對它們進行很好的計算和仿真，其中CadenceA

11、LLEGROSI-230和AnsoftsHFSS使用的比較多。A. PCB的的疊疊層層（stackup）和和阻阻抗抗對于一塊受PCB層數(shù)約束的基板（如4層板）來說，其所有的信號線只能走在TOP和BOTTOM層，中間的兩層，其中一層為GND平面層，而另一層為VCC平面層，Vtt和Vref在VCC平面層布線。而當使用6層來走線時，設計一種專用拓撲結構變得更加容易，同時由于Power層和GND層的間距變小了，從而提高了PI?；ヂ?lián)通道的另一參數(shù)阻抗，在DDR2的設計時必須是恒定連續(xù)的，單端走線的阻抗匹配電阻50 Ohms必須被用到所有的單端信號上，且做到阻抗匹配，而對于差分信號，100 Ohms的終端

12、阻抗匹配電阻必須被用到所有的差分信號終端，比如CLOCK和DQS信號。另外，所有的匹配電阻必須上拉到VTT，且保持50 Ohms，ODT的設置也必須保持在50 Ohms。在 DDR3的設計時，單端信號的終端匹配電阻在40和60 Ohms之間可選擇的被設計到ADDR/CMD/CNTRL信號線上，這已經被證明有很多的優(yōu)點。而且，上拉到VTT的終端匹配電阻根據SI仿真的結果的走線阻抗，電阻值可能需要做出不同的選擇，通常其電阻值在30-70 Ohms之間。而差分信號的阻抗匹配電阻始終在100 Ohms。B. 互互聯(lián)聯(lián)通通路路拓拓撲撲對于DDR2和DDR3，其中信號DQ、DM和DQS都是點對點的互聯(lián)方式

13、，所以不需要任何的拓撲結構，然而列外的是，在multi-rankDIMMs（Dual In Line Memory Modules）的設計中并不是這樣的。在點對點的方式時，可以很容易的通過ODT的阻抗設置來做到阻抗匹配，從而實現(xiàn)其波形完整性。而對于 ADDR/CMD/CNTRL和一些時鐘信號，它們都是需要多點互聯(lián)的，所以需要選擇一個合適的拓撲結構，圖2列出了一些相關的拓撲結構，其中Fly- By拓撲結構是一種特殊的菊花鏈，它不需要很長的連線，甚至有時不需要短線（Stub）。對于DDR3，這些所有的拓撲結構都是適用的，然而前提條件是走線要盡可能的短。Fly-By拓撲結構在處理噪聲方面，具有很好的

14、波形完整性，然而在一個4層板上很難實現(xiàn)，需要6層板以上，而菊花鏈式拓撲結構在一個4層板上是容易實現(xiàn)的。另外，樹形拓撲結構要求AB的長度和AC的長度非常接近?？紤]到波形的完整性，以及盡可能的提高分支的走線長度，同事又要滿足板層的約束要求，在基于4層板的DDR3設計中，最合理的拓撲結構就是帶有最少短線（Stub）的菊花鏈式拓撲結構。對于DDR2-800，這所有的拓撲結構都適用，只是有少許的差別。然而，菊花鏈式拓撲結構被證明在SI方面是具有優(yōu)勢的。對于超過兩片的SDRAM，通常，是根據器件的擺放方式不同而選擇相應的拓撲結構。圖3顯示了不同擺放方式而特殊設計的拓撲結構，在這些拓撲結構中，只有A和 D是

15、最適合4層板的PCB設計。然而，對于DDR2-800，所列的這些拓撲結構都能滿足其波形的完整性，而在DDR3的設計中，特別是在1600 Mbps時，則只有D是滿足設計的。C. 時時延延的的匹匹配配在做到時延的匹配時，往往會在布線時采用trombone方式走線，另外，在布線時難免會有切換板層的時候，此時就會添加一些過孔。不幸的是，但所有這些彎曲的走線和帶過孔的走線，將它們拉直變?yōu)榈乳L度理想走線時，此時它們的時延是不等的。顯然，上面講到的trombone方式在時延方面同直走線的不對等是很好理解的，而帶過孔的走線就更加明顯了。在中心線長度對等的情況下，trombone 走線的時延比直走線的實際延時是

16、要來的小的，而對于帶有過孔的走線，時延是要來的大的。這種時延的產生，這里有兩種方法去解決它。一種方法是，只需要在 EDA工具里進行精確的時延匹配計算，然后控制走線的長度就可以了。而另一種方法是在可接受的范圍內，減少不匹配度。對于trombone線，時延的不對等可以通過增大L3的長度而降低，因為并行線間會存在耦合，其詳細的結果，可以通過SigXP仿真清楚的看出，L3長度的不同，其結果會有不同的時延，盡可能的加長S的長度，則可以更好的降低時延的不對等。對于微帶線來說，L3大于7倍的走線到地的距離是必須的。trombone線的時延是受到其并行走線之間的耦合而影響，一種在不需要提高其間距的情況下，并且

17、能降低耦合的程度的方法是采用sawtooth線。顯然，saw tooth線比trombone線具有更好的效果，但是，它需要更多的空間。由于各種可能造成時延不同的原因，所以，在實際的設計時，要借助于CAD工具進行嚴格的計算，從而控制走線的時延匹配?？紤]到在圖2中6層板上的過孔的因素，當一個地過孔靠近信號過孔放置時，則在時延方面的影響是必須要考慮的。先舉個例子，在TOP層的微帶線長度是150 mils，BOTTOM層的微帶線也是150 mils，線寬都為4 mils，且過孔的參數(shù)為：barrel diameter=8mils,paddiameter=18mils,anti-pad diameter

18、=26mils。這里有三種方案進行對比考慮，一種是，通過過孔互聯(lián)的這個過孔附近沒有任何地過孔，那么，其返回路徑只能通過離此過孔250mils的PCB邊緣來提供；第二種是，一根長達362 mils的微帶線；第三種是，在一個信號線的四周有四個地過孔環(huán)繞著。圖6顯示了帶有60Ohm的常規(guī)線的S-Parameters，從圖中可以看出，帶有四個地過孔環(huán)繞的信號過孔的S-Parameters就像一根連續(xù)的微帶線，從而提高了S21特性。由此可知，在信號過孔附近缺少返回路徑的情況下，則此信號過孔會大大增高其阻抗。當今的高速系統(tǒng)里，在時延方面顯得尤為重要?，F(xiàn)做一個測試電路，類似于圖5，驅動源是一個線性的60 O

19、hms阻抗輸出的梯形信號，信號的上升沿和下降沿均為100 ps，幅值為1V。此信號源按照圖6的三種方式，且其端接一60 Ohms的負載，其激勵為一800 MHz的周期信號。在0.5V這一點，我們觀察從信號源到接收端之間的時間延遲，顯示出來它們之間的時延差異。其結果如圖7所示，在圖中只顯示了信號的上升沿，從這圖中可以很明顯的看出，帶有四個地過孔環(huán)繞的過孔時延同直線相比只有3 ps，而在沒有地過孔環(huán)繞的情況下，其時延是8 ps。由此可知，在信號過孔的周圍增加地過孔的密度是有幫助的。然而，在4層板的PCB里，這個就顯得不是完全的可行性，由于其信號線是靠近電源平面的，這就使得信號的返回路徑是由它們之間

20、的耦合程度來決定的。所以，在4層的PCB設計時，為符合電源完整性（power integrity）要求，對其耦合程度的控制是相當重要的。對于DDR2和DDR3，時鐘信號是以差分的形式傳輸?shù)?，而在DDR2里，DQS信號是以單端或差分方式通訊取決于其工作的速率，當以高度速率工作時則采用差分的方式。顯然，在同樣的長度下，差分線的切換時延是小于單端線的。根據時序仿真的結果，時鐘信號和DQS也許需要比相應的ADDR/CMD /CNTRL和DATA線長一點。另外，必須確保時鐘線和DQS布在其相關的ADDR/CMD/CNTRL和DQ線的當中。由于DQ和DM在很高的速度下傳輸，所以，需要在每一個字節(jié)里，它們要

21、有嚴格的長度匹配，而且不能有過孔。差分信號對阻抗不連續(xù)的敏感度比較低，所以換層走線是沒多大問題的，在布線時優(yōu)先考慮布時鐘線和DQS。D. 串串擾擾在設計微帶線時，串擾是產生時延的一個相當重要的因素。通常，可以通過加大并行微帶線之間的間距來降低串擾的相互影響，然而，在合理利用走線空間上這是一個很大的弊端，所以，應該控制在一個合理的范圍里面。典型的一個規(guī)則是，并行走線的間距大于走線到地平面的距離的兩倍。另外，地過孔也起到一個相當重要的作用，圖8顯示了有地過孔和沒地過孔的耦合程度，在有多個地過孔的情況下，其耦合程度降低了7 dB?？紤]到互聯(lián)通路的成本預算，對于兩邊進行適當?shù)姆抡媸潜仨毜?，當在所有的網

22、線上加一個周期性的激勵，將會由串擾產生的信號抖動，通過仿真，可以在時域觀察信號的抖動，從而通過合理的設計，綜合考慮空間和信號完整性，選擇最優(yōu)的走線間距。E. 電電源源完完整整性性這里的電源完整性指的是在最大的信號切換情況下，其電源的容差性。當未符合此容差要求時，將會導致很多的問題，比如加大時鐘抖動、數(shù)據抖動和串擾。這里，可以很好的理解與去偶相關的理論，現(xiàn)在從”目標阻抗”的公式定義開始討論。Ztarget=Voltagetolerance/TransientCurrent在這里，關鍵是要去理解在最差的切換情況下瞬間電流（Transient Current）的影響，另一個重要因素是切換的頻率。在所

23、有的頻率范圍里，去耦網絡必須確保它的阻抗等于或小于目標阻抗（Ztarget）。在一塊PCB上，由電源和地層所構成的電容，以及所有的去耦電容，必須能夠確保在100KHz左右到100-200MH左右之間的去耦作用。頻率在 100KHz以下，在電壓調節(jié)模塊里的大電容可以很好的進行去耦。而頻率在200MHz以上的，則應該由片上電容或專用的封裝好的電容進行去耦。實際的電源完整性是相當復雜的，其中要考慮到IC的封裝、仿真信號的切換頻率和PCB耗電網絡。對于PCB設計來說，目標阻抗的去耦設計是相對來說比較簡單的，也是比較實際的解決方案。在 DDR的設計上有三類電源，它們是VDD、VTT和Vref。VDD的容

24、差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細在JEDEC里有敘述。通過電源層的平面電容和專用的一定數(shù)量的去耦電容，可以做到電源完整性，其中去耦電容從10nF到10uF大小不同，共有10個左右。另外，表貼電容最合適，它具有更小的焊接阻抗。Vref要求更加嚴格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個去耦電容就可以達到目標阻抗的要求。由于Vref相當重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對VTT的布線是具有相當大的挑戰(zhàn)性，因為它不只要有嚴格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計算出來。最終，可以通過增加去耦電容

25、來實現(xiàn)它的目標阻抗匹配。在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優(yōu)勢，所以，去耦電容的數(shù)量將大大增加，尤其是小于10 nF的高頻電容。詳細的計算和仿真可以通過EDA工具來實現(xiàn)。F. 時時序序分分析析對于時序的計算和分析在一些相關文獻里有詳細的介紹，下面列出需要設置和分析的8個方面：1. 寫建立分析： DQ vs. DQS2. 寫保持分析： DQ vs. DQS3. 讀建立分析： DQ vs. DQS4. 讀保持分析： DQ vs. DQS5. 寫建立分析： DQS vs. CLK6. 寫保持分析： DQS vs. CLK7. 寫建立分析： ADDR/CMD/CNTRL

26、vs. CLK8. 寫保持分析： ADDR/CMD/CNTRL vs. CLK舉了一個針對寫建立（WriteSetup）分析的例子。表中的一些數(shù)據需要從控制器和存儲器廠家獲取，段”Interconnect”的數(shù)據是取之于SI仿真工具。對于DDR2上面所有的8項都是需要分析的，而對于DDR3，5項和6項不需要考慮。在PCB設計時，長度方面的容差必須要保證totalmargin是正的。G. PCB Layout在實際的PCB設計時，考慮到SI的要求，往往有很多的折中方案。通常，需要優(yōu)先考慮對于那些對信號的完整性要求比較高的。畫PCB時，當考慮一下的一些相關因素，那么對于設計PCB來說可靠性就會更高

27、。1. 首先，要在相關的EDA工具里要設置好里設置好拓撲結構和相關約束。2. 將BGA引腳突圍，將ADDR/CMD/CNTRL引腳布置在DQ/DQS/DM字節(jié)組的中間，由于所有這些分組操作，為了盡可能少的信號交叉，一些獨立的管腳也許會被交換到其它區(qū)域布線。3. 由串擾仿真的結果可知，盡量減少短線（stubs）長度。通常，短線（stubs)是可以被削減的，但不是所有的管腳都做得到的。在BGA焊盤和存儲器焊盤之間也許只需要兩段的走線就可以實現(xiàn)了，但是此走線必須要很細，那么就提高了PCB的制作成本，而且，不是所有的走線都只需要兩段的，除非使用微小的過孔和盤中孔的技術。最終，考慮到信號完整性的容差和成

28、本，可能選擇折中的方案。4. 將Vref的去耦電容靠近Vref管腳擺放；Vtt的去耦電容擺放在最遠的一個SDRAM外端；VDD的去耦電容需要靠近器件擺放。小電容值的去耦電容需要更靠近器件擺放。正確的去耦設計中，并不是所有的去耦電容都是靠近器件擺放的。所有的去耦電容的管腳都需要扇出后走線，這樣可以減少阻抗，通常，兩端段的扇出走線會垂直于電容布線。5. 當切換平面層時，盡量做到長度匹配和加入一些地過孔，這些事先應該在EDA工具里進行很好的仿真。通常，在時域分析來看，差分線里的兩根線的要做到延時匹配，保證其誤差在+/- 2ps，而其它的信號要做到+/- 10 ps。4、 從上所知，當頻率越來越高，則

29、對DDR信號處理要求越來越嚴格，所以我們統(tǒng)一按最嚴格的要求規(guī)則處理DDR信號： 現(xiàn)階段所面對的DDR目前大都屬于DDR2類型，也有少許DDR3類型的，將來會面對更多DDR3 DDR4 DDR5的產品 我們目前比較常見的是 UDIMM 和 SODIMM ，因市場定位不一樣，所以會有形狀大小的區(qū)別。而有些板卡則直接將 DDR2 或DDR3 顆粒lay在PCB主板板上，就是我們常說的DDR 顆粒。其工作結果是一樣的，只不過一種是通過DIMM這種載體，可以升級或更換或插更多內層條，而直接lay在板上的則無法更換，一旦損壞則只能送維修。 如圖：5、 BGA拉線注意整齊美觀，DDR信號分組走，同組走同層，過孔數(shù)及過孔位置保持一致 除注意DDR信號外，還需處理周邊信號及相關電源和GND 注意根據LAYOUT GUIDE處理DATA/ADDR