模擬集成電路版圖基礎(chǔ)

1、Module 3 模擬集成電路版圖基礎(chǔ)模擬集成電路版圖基礎(chǔ)Lab3-1 CMOS 無源器件結(jié)構(gòu)與版圖無源器件結(jié)構(gòu)與版圖 知識(shí)單元： 1、電阻 2、電容 3、電阻和電容畫法實(shí)例一、電阻：一、電阻：1、方塊電阻、方塊電阻方塊電阻測(cè)量方法： 用poly 來做一個(gè)電阻，先做一個(gè)正方形，長(zhǎng)，寬相等。通過在其兩端加電壓，測(cè)量電流的方法，可以得到它的阻值。電阻連接： 假設(shè)最后所得結(jié)果是200ohms。接下來把這2 塊用金屬線連在一起，那么可以得到400ohms 加上連線阻值的測(cè)量結(jié)果。所有材料都有阻值，金屬也不例外，因此電阻的和會(huì)比400ohms 大一些。方塊電阻方塊電阻直接連接： 如果把這2 塊直接連在一

2、起，那么可以測(cè)量得到阻值正好是400ohms。電阻并聯(lián)： 會(huì)達(dá)到什么結(jié)果呢？200ohms。把四個(gè)200ohms 的方塊組合成一個(gè)更大的方塊，可以同樣得到200ohms 的電阻值?？梢园堰@個(gè)方塊越做越大，但最終測(cè)得電阻值將始終為200ohms。對(duì)于不同大小的方塊來說，阻值是一樣的。由此可以用每方塊多少電阻來討論電阻大?。?00ohms/squares）。只考慮方塊數(shù)，所有相同材料的方塊有相同的電阻值。Poly 電阻：基本電阻：基本poly 電阻版圖電阻版圖poly 電阻表現(xiàn)形式：電阻表現(xiàn)形式： 它的電阻可以從材料的寬度和2 個(gè)引線孔之間的距離來計(jì)算得到，這一部分電阻稱為體電阻，右圖。電阻制作原

3、則：電阻制作原則： 實(shí)際上，電阻大小不確定性非常高，因此最終做出來的電阻大小不可能是完全和CAD軟件中所設(shè)計(jì)的大小一樣，這里引入一個(gè)delta 的概念，稱為偏差補(bǔ)償。在實(shí)際使用中，應(yīng)該把電阻的寬度盡量做大，長(zhǎng)度做長(zhǎng)，這樣delta 的影響就會(huì)很小。 一般來說，長(zhǎng)度取不小于10um，寬度取不小于5um。這些措施可以獲得更好的精度和匹配。如果要獲得更高的精度，可以把電阻作得更寬更長(zhǎng)，因?yàn)閐elta 值是不變的，相應(yīng)的它們的影響就變小了。II、電阻的其他選項(xiàng)、電阻的其他選項(xiàng) 高阻值低精度： 在有些設(shè)計(jì)中，可能會(huì)需要很大的電阻值，如果對(duì)它的精度并不是很介意，允許有15%左右的變化。那么也可以把電阻的寬

4、度做到比引線孔的寬度還要小，這種電阻的形狀非常象狗骨頭。在高阻值，精度沒有特殊要求的情況下，可以使用這種結(jié)構(gòu)。蛇形電阻蛇形電阻 蛇形電阻的體電阻的計(jì)算： 有一些新的規(guī)定，每一個(gè)拐角計(jì)半個(gè)方塊，因?yàn)殡娏髁鬟^拐角的時(shí)候它的實(shí)際通路如下圖（圖1-9、1-10）所示。低阻值高精度電阻的原則低阻值高精度電阻的原則 如果想要得到一個(gè)阻值極低的電阻，而精度要求如果想要得到一個(gè)阻值極低的電阻，而精度要求很高，可以選擇用金屬來做。大的面積將有助于很高，可以選擇用金屬來做。大的面積將有助于減少減少delta 的影響，從而保證精度。的影響，從而保證精度。3其他類型電阻其他類型電阻 N+電阻： 無需增添任何新的掩模版

5、或?qū)樱皇怯迷纫延械钠渌麑觼硖娲鷓oly，就可以獲得很多種電阻類型。 P+電阻： 一般來說是做在nwell 中，因此必須增加第三個(gè)的端點(diǎn)連接nwell，而且必須連接到最正的電平，一般來說是vdd。這樣可以防止寄生PN 結(jié)的影響。直接直接nwell電阻電阻 直接nwell電阻： 只不過需要2 個(gè)N+作為電阻頭。 對(duì)于較大的阻值的電阻可用nwell 來做。 Nwell 摻雜低，經(jīng)過光照，電阻值會(huì)降低，呈現(xiàn)不穩(wěn)定的現(xiàn)象。 處理方法：在nwell 上覆蓋金屬，并將其電位接到電源電壓上，若無法接到電源電壓時(shí)，可將其接到電阻兩端較高電位端。 在nwell 電阻四周加電源電壓，以降低電壓系數(shù)。當(dāng)well

6、電阻要接到pad，則必須于外圍環(huán)繞pseudo collector，電位接到地，以防止其對(duì)其他的電路造成latch-up。擴(kuò)散電阻與擴(kuò)散電阻與Poly電阻對(duì)比電阻對(duì)比 使用工藝中已有的層來做電阻，做一些較小的修改就可以得到所需要的方塊電阻。擴(kuò)散電阻和Poly 電阻的一樣，也要考慮delta 效應(yīng)的影響。擴(kuò)散電阻是做在襯底上的，因此在邊緣變化比較大，工藝上不那么好控制。而且在做的時(shí)候必須注意第三個(gè)端點(diǎn)的連接。 Poly 電阻是由淀積在襯底表面上的多晶硅構(gòu)成，其寄生電容最小且厚度精確，且長(zhǎng)寬等都可以得到很好的控制。因此在可能的條件下，盡量選擇poly 電阻。各種電阻的典型值各種電阻的典型值二、電容

7、：電容基本原理二、電容：電容基本原理 電容電容: 是一個(gè)有能力存儲(chǔ)一定量電荷（一定數(shù)量的電子）的器件。 電容存儲(chǔ)電荷的能力稱為容性。 它的測(cè)量單位是法拉。 電容是由一個(gè)稱為電介質(zhì)的絕緣材料分隔兩個(gè)導(dǎo)電薄片構(gòu)成的。電荷存儲(chǔ)在電介質(zhì)上。 電容的值的決定因素： 絕緣體的厚度、 絕緣體的質(zhì)量（用電介質(zhì)常數(shù)來量度）、 兩個(gè)薄片互相覆蓋的面積來決定。阱電容阱電容 在場(chǎng)效應(yīng)管的柵極和襯底之間，存在寄生電容。稱之為惡性寄生。但是，如果正好需要電容，這個(gè)寄生是需要的。金屬電容金屬電容 擴(kuò)散電容缺點(diǎn)： 傳遞噪聲：擴(kuò)散電容在PN 結(jié)上會(huì)有一個(gè)寄生電容。任何輸入到擴(kuò)散電容底部平行板上的信號(hào)將會(huì)自動(dòng)耦合到襯底上。在電路

8、設(shè)計(jì)中有些情況，需要一個(gè)電容器阻斷直流信號(hào)，但是允許交流信號(hào)傳輸?shù)较聜€(gè)電路塊。 金屬電容 大多數(shù)信號(hào)電容會(huì)由金屬制成。這可以消除PN 結(jié)，可以消除寄生二極管帶來的電容。電容依賴性也將得到消除。金屬電容金屬電容為了保證上部平行板和下部平行板沒有短接，幾乎所有的IC 工藝都有一個(gè)非常厚的金屬介質(zhì)層。由于增加了厚度，等式中的電容常數(shù)將會(huì)有點(diǎn)不同。除此之外，金屬電容和擴(kuò)散電容的公式完全一樣，盡管有非常厚的電介質(zhì)。因?yàn)榻饘僦g通常保持的非常遠(yuǎn)，為了得到和擴(kuò)散電容一樣的電容值，金屬電容面積必須非常大。金屬-金屬電容比擴(kuò)散電容占用更大的面積。多層金屬：多層金屬可以制作所謂的層疊電容。多層金屬像一疊餅一樣在彼

9、此的上面層疊起來，每?jī)蓪又g都有電容，直到最上層。一片金屬被連成手指形與另一片金屬的手指交叉。事實(shí)上，交叉金屬可以在單位芯片面積上得到更大的電容。POLY 電容電容 POLY 電容是最佳的選擇: 它不僅具有寄生效應(yīng)小 與偏置電壓無關(guān) 低的溫度系數(shù) 單位面積的電容值很高。 在制作固定面積金屬電容中，交叉金屬來得到更大電容的方法同樣可以用在POLY 電容中，我們形象的稱之為“三明治電容”幾種集成電容的比較幾種集成電容的比較電阻電容畫法實(shí)例電阻電容畫法實(shí)例: 電阻畫法實(shí)例電阻畫法實(shí)例 現(xiàn)在以1.5K 和250的Poly 電阻為例，介紹一下電阻的畫法。 首先查到Poly 的方塊電阻值為25/ 先做一個(gè)

10、電阻單元，Poly 寬為2u,長(zhǎng)為40u,兩端通過引線孔用金屬引出。此電阻阻值為500。電阻畫法實(shí)例電阻畫法實(shí)例 要得到1.5K 的電阻，只需要把3 個(gè)單元電阻串聯(lián)起來，就得到所需阻值的電阻，如圖1-19所示。電阻畫法實(shí)例電阻畫法實(shí)例 把兩個(gè)500的電阻單元并聯(lián)起來，就得到了所需的250的電阻，如圖1-20 所示電容畫法實(shí)例電容畫法實(shí)例 以1pF poly 電容為例: 先畫底層Poly1，做電容的下級(jí)板，如圖1-21 所示; 然后在Poly1上覆蓋一層Poly2，做電容的上極板，如圖1-22 所示。l接著在Poly1 和Poly2 上加上金屬通孔，如圖1-23，1-24 所示。l最后，在整個(gè)電

11、容版圖上加上一層CAP 層，做為標(biāo)識(shí)層用，整個(gè)電容的版圖如圖1-25 所示。Lab3-2 CMOS 有源器件結(jié)構(gòu)與版圖有源器件結(jié)構(gòu)與版圖 知識(shí)單元： 1、特殊MOS 結(jié)構(gòu)與版圖畫法 2、三級(jí)管結(jié)構(gòu)與版圖畫法特殊特殊MOS 結(jié)構(gòu)與版圖畫法結(jié)構(gòu)與版圖畫法 Bend-gate-MOSLONG LENGTH MOS 特點(diǎn)：倒比管，LW，常用來做電阻，如圖2-3 所示CLOSED GATE TRANSISTOR 特點(diǎn)： 可以提高開關(guān)速度及頻率響應(yīng)，漏端寄生電容小，如圖所示。三級(jí)管結(jié)構(gòu)與版圖畫法三級(jí)管結(jié)構(gòu)與版圖畫法 1三極管原理 三極管可分類：NPN 和PNP。 由兩個(gè)PN結(jié)構(gòu)成 PN結(jié)基礎(chǔ) 在PN 結(jié)兩

12、端加正偏壓，就會(huì)產(chǎn)生由P 向N 的電流，PN 結(jié)導(dǎo)通，考慮載流子的話，就是電子由N 向P，空穴由P 向N。 如果在PN 結(jié)加反偏壓，就會(huì)在PN 結(jié)產(chǎn)生一個(gè)勢(shì)壘，沒有電流流過，也就是PN 結(jié)截止。2、垂直、垂直NPN 垂直NPN 管 和相同水平工藝相比較，基極面積很小，從而就會(huì)有比較高的速度。 NPN 的P 區(qū)這是在工藝中控制的，因此要更方便容易一些。 橫向NPN 管 NPN 做成橫向的結(jié)構(gòu)，由于P 區(qū)必須要通過引線孔才能把信號(hào)接出來，由于設(shè)計(jì)規(guī)則的限制，P 區(qū)面積不可能做到最小，這就完全毀掉了他的優(yōu)點(diǎn)。因此，對(duì)于NPN 來說一定是垂直器件。橫向橫向PNP 管管 PNP 和NPN 是互補(bǔ)的，其符

13、號(hào)如圖2-9 所示。 一般來說，PNP 管沒有辦法做成和NPN 一樣的垂直結(jié)構(gòu)，橫向PNP 是最為常見的。 它的版圖（圖2-10）會(huì)發(fā)現(xiàn)有2 個(gè)環(huán)。 對(duì)于PNP 的基極來說，寄生電阻的影響也比較大，因此有些工藝中采用擴(kuò)散N 摻雜來取代離子注入的工藝，從而獲得較低的電阻。Lab 3-3 模擬版圖寄生效應(yīng)模擬版圖寄生效應(yīng) 知識(shí)單元： 1、電容和電阻的公式； 2、寄生電阻； 3、寄生電容。 集成電路是由很多層組成的，比如poly 層，nwell 層，metal1 層，metal2 層等等。當(dāng)布線的時(shí)候，metal2 層可能會(huì)從metal1 層上通過，這時(shí)metal1 和metal2 就會(huì)形成一個(gè)寄生

14、電容。 同樣的，MOS 是在襯底上制作出來的，也會(huì)形成寄生電容。我們甚至可以說，寄生電容無所不在。同樣的，由于材料都具有電阻率，因此寄生電阻和寄生電容一樣，是必須面對(duì)的問題。當(dāng)電路要求高頻、低功耗、低噪聲的時(shí)候，如何減少寄生電容和寄生電阻將會(huì)是設(shè)計(jì)師面臨的挑戰(zhàn)。電容和電阻的公式電容和電阻的公式 兩塊平行金屬板構(gòu)成的電容相關(guān)公式如下：二、寄生電容二、寄生電容 在集成電路板圖中，寄生電容無處不在。我們無法消除它的影響。 如果忽略它，將會(huì)給電路造成一些麻煩，可能對(duì)一般電路沒有多少影響，但對(duì)于追求高頻率，高速度的今天，忽略就意味著將造成損失。 寄生電容一般可分為與襯底有關(guān)的寄生電容、層與層間的寄生電容

15、、MOS 器件中的寄生電容。與襯底有關(guān)的寄生電容與襯底有關(guān)的寄生電容 CMOS 電路制作在襯底上，因此無法消除這種與襯底有關(guān)的寄生電容。這種寄生電容可能帶來很大的麻煩。 由于寄生電容的存在，襯底上總是存在雜亂無章的噪聲。它們會(huì)沿著襯底，傳到襯底的每個(gè)角落，對(duì)需要低噪聲的電路產(chǎn)生災(zāi)難性的影響。 噪聲嚴(yán)重的circuit1，由于寄生電容的存在，將噪聲傳到了要求低噪聲的circuit2，從而影響了circuit2 的工作。為了避免這種情況的發(fā)生，可以采用guard ring 的結(jié)構(gòu)。 與襯底有關(guān)的寄生電容中最值得注意的是金屬連線和襯底間的寄生電容。 減少金屬和襯底間寄生電容的影響的措施 一種方法是盡

16、量減小金屬連線的長(zhǎng)度。如果控制金屬連線的長(zhǎng)度，金屬連線和襯底之間的相交面積就會(huì)減少。 另一種方法是取決于工藝，盡可能的采用頂層金屬來作為連線。從上面電容公式中可以看出，寄生電容的大小與極板的距離是成反比的。由于頂層的金屬和襯底間的氧化層厚度是最大的，因此頂層金屬和襯底間的寄生電容是最小的。層與層間的寄生電容層與層間的寄生電容寄生包括：寄生包括： 層對(duì)襯底形成寄生，層與層之間，層與層的側(cè)面之間等等。 在ASIC 設(shè)計(jì)中，會(huì)用到自動(dòng)布局布線工具，有些金屬連線常常直接從某個(gè)功能塊上通過，如圖3-3 所示。這是因?yàn)?，?shù)字集成電路為了節(jié)約芯片面積，減少流片成本，而不得已為之。在模擬集成電路中： 常常需要

17、把敏感的信號(hào)線互相隔離開來，使它們不會(huì)互相影響。 所以為了減少寄生對(duì)電路的干擾，就需要在作版圖時(shí)，最好不要到處布線，雜亂無章。 也盡量避免從MOS(或重要電路)上過線，盡量從電路的周圍繞道而行，如圖3-4 所示。器件中的寄生電容器件中的寄生電容 圖3-5 和圖3-6 是NMOS 和NPN 管的寄生電容的示意圖。 以NMOS 為例，在柵極和襯底，源漏和襯底，源漏和柵極間都存在寄生電容，同時(shí)，柵極上還存在寄生的串聯(lián)電阻。這些寄生電容和電阻是無法避免的。 唯一可減小的CMOS 寄生器件是減小柵的串聯(lián)電阻，由此減小柵的RC 常數(shù)，改進(jìn)器件速度。常用的方法是把柵分成多指狀，把大的器件分割成小的器件和源漏

18、合并，來改進(jìn)CMOS 晶體管的寄生影響。寄生電阻寄生電阻 在布線時(shí)，根據(jù)電流的大小來選擇布線的寬度 假設(shè)metal1 1 微米可以承載0.5 毫安電流。如果電路需要載流1 毫安的電流時(shí)，就選擇布線寬度為2 微米。 IR DROP 假設(shè)連結(jié)兩部分電路的布線長(zhǎng)度為1000 微米，按照這樣連線，結(jié)果出現(xiàn)了問題，這是為什么呢？ 首先假設(shè)金屬的方塊電阻值為 0.05 ohms/，可以得到1000 微米長(zhǎng)的金屬線的電阻值為R=(1000/2)*0.05=25 ohm 再根據(jù)V=IR 公式，可以計(jì)算得出 V=IR=1 * 25 =25mV 可以看出 ，在1000 微米的金屬連線上，電壓出現(xiàn)了偏移。這就是IR

19、 效應(yīng)。 解決方法：解決方法： 可以利用電阻并聯(lián)的特性和增加線寬，減少金屬方塊電阻數(shù)量等方法，來減少寄生電阻的阻值。譬如，上面的例子中，就可以增加線寬至5 微米，來減小寄生電阻的影響。IR DROP：電源走線：電源走線 一般而言，受寄生電阻影響最大的是電源走線。 走線策略： 頂層電路中，經(jīng)常把電源線分成若干條，提供給不同的模塊。 可根據(jù)分支電流的大小來安排電源線的寬度，電流大的相應(yīng)的線寬也要大。 若有足夠的空間，對(duì)于大電流的電源線，可以用較粗的金屬線單獨(dú)走線。 同時(shí)在pad 處用三層平行金屬上下打通，類似于三層金屬線并聯(lián)，來減小大電流引起的寄生電阻，而且可以節(jié)省版圖面積。圖3-7 給出了一個(gè)復(fù)

20、雜的晶體管電阻模型，其中含有金屬電阻、接觸孔電阻、有源電阻、柵電阻等等，并且描繪了橫跨這個(gè)晶體管的不同電流通道。觀察圖3-7 可以發(fā)現(xiàn)，有源區(qū)電阻是主要的晶體管寄生電阻，是金屬電阻的1000 倍，是金屬接觸電阻的10 多倍。因此在版圖設(shè)計(jì)中，盡因此在版圖設(shè)計(jì)中，盡量減少有源區(qū)電阻。量減少有源區(qū)電阻。Lab3-4 模擬版圖匹配效應(yīng)模擬版圖匹配效應(yīng) 知識(shí)單元： 1、匹配的重要性； 2、MOS 管的匹配； 3、電阻的匹配； 4、電容的匹配。匹配的重要性匹配的重要性 匹配是版圖設(shè)計(jì)中重要的技巧其中之一。 匹配就意味著對(duì)稱，包括： 器件對(duì)稱 布局布線對(duì)稱等等。 簡(jiǎn)單來說，對(duì)于兩個(gè)器件，它們周圍的環(huán)境是一

21、致的，就可以說它們是匹配的，對(duì)稱的。l 圖4-1 所示的帶隙基準(zhǔn)電路就是常見的一種。圖中的M1 和M2，M3 和M4 分別組成電流源，要讓它們具有很好的對(duì)稱性，否則會(huì)造成電路兩邊電流不相等，從而影響電路性能。這種情況稱之為失配。對(duì)于圖4-1 的電路，器件的對(duì)稱性尤為重要。布線匹配布線匹配 對(duì)于匹配，不僅是在考慮器件之間的對(duì)稱性，還好考慮諸如布線的長(zhǎng)度，走勢(shì)，布局水平還是垂直等等，方方面面都有考慮對(duì)稱的必要性。 器件A 與器件B 有兩條線相連，其中一條net01 因有其他器件阻礙，所以要繞道，從而增加線的長(zhǎng)度。 net01 和net02 有很大的區(qū)別，net01 走線長(zhǎng)，還附帶出線上的寄生電容和

22、寄生電阻等不良因素，因此信號(hào)從net01 和從net02 上傳輸時(shí)，就產(chǎn)生的差異。二、二、MOS 管的匹配：柵陰影效應(yīng)管的匹配：柵陰影效應(yīng)在生產(chǎn)過程中，由于光刻及晶圓加工中許多步驟沿不同軸向加工，這樣晶片會(huì)在某個(gè)方向上存在差異性，這便導(dǎo)致了晶體管的差異。在源漏的離子注入時(shí)，常把注入方向（或者圓片方向）傾斜7 度左右，這樣?xùn)艠O就會(huì)阻擋一部分離子，形成陰影區(qū)。結(jié)果，在源區(qū)或者漏區(qū)有一條窄條區(qū)，它接受的注入較少，從而注入?yún)^(qū)退火后，使源區(qū)和漏區(qū)邊緣的擴(kuò)散產(chǎn)生了細(xì)微的不同，如圖4-3 所示。這就是所謂的柵陰柵陰影效應(yīng)影效應(yīng)。如果陰影區(qū)出現(xiàn)在源區(qū)或者漏區(qū)，這個(gè)MOS 管不會(huì)因?yàn)殛幱皡^(qū)而導(dǎo)致失配。而圖4-4

23、b 中，兩個(gè)MOS 的失配比較嚴(yán)重，因?yàn)镸1 的源區(qū)右邊是M2 管，而M2 的源區(qū)右邊是場(chǎng)氧。同樣的，M1 和M2 左邊的結(jié)構(gòu)也不一樣。簡(jiǎn)單的說，M1 和M2 周圍的環(huán)境不同導(dǎo)致了它們的失配。解決方法：我們可以采取類似圖4-5 中的dummy MOS 的方法，使M1 和M2 周圍的環(huán)境相同。為了減小失配，可以采用共中心的布局方法。這種布局方法將兩個(gè)MOS 管各分為原來的一半，沿對(duì)角線放置且并聯(lián)連接，如圖4-8 所示。它的基本思想就是將器件平均分割，依中心位置進(jìn)行排列。這種布局方法經(jīng)常用于運(yùn)算放大器的差分管的版圖中，可以減小差分管的失調(diào)電壓。對(duì)于更大的寬長(zhǎng)比的MOS 差分管，圖4-9 給出了一些

24、版圖局的方案，可以減少失配的影響。布線造成的失配布線造成的失配 對(duì)于中心對(duì)稱布局，強(qiáng)調(diào)的是對(duì)稱軸兩邊保持相同的環(huán)境。在實(shí)際版圖中； 金屬走線的不恰當(dāng)，往往也會(huì)導(dǎo)致失配的發(fā)生。如圖4-10 中，M2 管旁邊有一根金屬走線通過，而M1管旁邊沒有，這樣會(huì)降低對(duì)稱性，增大M1 和M2 之間的失配。解決的方法是在M1 旁邊也放置一條無用的金屬走線，這樣會(huì)大大提高對(duì)稱性同樣的； 圖4-11 中左邊的布局對(duì)稱性很差，到功能塊A 和功能塊B 的金屬走線長(zhǎng)度不同，會(huì)導(dǎo)致寄生電阻不同，從而導(dǎo)致失配。而右邊的布局采用了中心對(duì)稱，匹配很好。電阻的匹配電阻的匹配在晶圓加工時(shí)，由于過度刻蝕和摻雜不均，會(huì)導(dǎo)致電阻阻值的失配

25、。對(duì)于過度刻蝕，可以用dummy device 的方法來避免，這里值得提出的是，dummy電阻也必須和其余的電阻，在寬度和間距上保持一致，這樣才能保證，電阻周圍的環(huán)境是一樣的。電阻的布局有兩種方式，一種是叉指式，如圖4-12a 所示。另一種是中心對(duì)稱式，如圖4-12b 所示。由于摻雜不均，導(dǎo)致在X 軸上方塊電阻值的不同。因此對(duì)于匹配而言，中心對(duì)稱式是最佳的選擇。電阻計(jì)算電阻計(jì)算 電阻的計(jì)算，是以1 個(gè)方塊電阻為多少計(jì)算，常見的如poly1 電阻1 個(gè)方塊電阻為8-11，nwell 電阻1 方塊電阻為1K。最小組件的選擇最小組件的選擇 對(duì)于一組電阻值為2K,1K 和500 的電阻，不同的人，就會(huì)

26、有不同的畫法，如圖4-13 所示。之所以會(huì)出現(xiàn)上圖這幾種畫法，原因在于所采用的最小組件不同，變化就產(chǎn)生了。 最小組件的選擇。 選定最小組件后，再進(jìn)行中心對(duì)稱，達(dá)到合理的布局。 同時(shí)在畫電阻時(shí)，還要要考慮到節(jié)點(diǎn)的問題，因?yàn)楣?jié)點(diǎn)寄生電阻的存在，無疑加大了電阻的阻值?？梢圆捎秒娮璨⒙?lián)的特性，將節(jié)點(diǎn)電阻進(jìn)行并聯(lián)，從而減少節(jié)點(diǎn)寄生電阻。 因此圖4-13 中D 即考慮了對(duì)稱性，又考慮到節(jié)點(diǎn)電阻的問題，是最好的選擇。 從考慮節(jié)點(diǎn)電阻來看，組件的選擇不是最小最好，適用才是最好，主要還是按實(shí)際情況而定。四、電容的匹配四、電容的匹配 電容的版圖設(shè)計(jì)中匹配的考慮，類似于電阻中的匹配考慮。也要注意到氧化層的不均勻，和過度刻蝕的問題，解決的方法和電阻差不多，見圖4-14，圖4-15。 多電容值的布局和電阻考慮的方法相同，采用最小組件和共中心布局方法，見圖4-16 所示。模擬版圖噪聲效應(yīng)模擬版圖噪聲效應(yīng) 知識(shí)單元 1、襯底噪聲； 2、金屬線之間的串?dāng)_； 噪聲在集成電路中一直是一個(gè)比較難以解決的問題，特別在高速和敏感電路中，它更需要小心對(duì)待。這里所討論的噪聲現(xiàn)象不是由于器件熱噪聲或者電荷散射所引起的，而是由于襯底寄生電容引起的襯底噪聲，或者是時(shí)鐘信號(hào)由于寄生電容耦合