可編程邏輯器件（EDA）：復(fù)習(xí)

1、n名詞術(shù)語解釋（約20%） 第1章 概述 第2章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用EDA，ASIC，F(xiàn)PGA，IP，SRAM，CPLDHDL，SOPC，PROM，LUT，VHDL 可編程邏輯器件復(fù)習(xí)n回答問題（約10%） 第5章 VHDL設(shè)計進(jìn)階 5.1 數(shù)據(jù)對象（信號與變量的異同點） 第7章 有限狀態(tài)機(jī)的設(shè)計 7.1 一般有限狀態(tài)機(jī)的設(shè)計 狀態(tài)機(jī)的必要性及組成，各個部分的作用n程序改錯（約20%） （1）程序簡單改錯 （2）例5-6：四選一多路選擇器的實現(xiàn)n程序填空（約20%） 第3章 VHDL設(shè)計初步 3.3 計數(shù)器的設(shè)計 第7章 有限狀態(tài)機(jī)設(shè)計 7.2 MOORE型有限狀態(tài)機(jī)的設(shè)計 例7-2

2、 ADC0809控制程序 n程序設(shè)計（約30%） 第3章 VHDL設(shè)計初步 3.2 寄存器描述及其VHDL語言現(xiàn)象 第5章 VHDL設(shè)計進(jìn)階 5.6 半整數(shù)與奇數(shù)分頻電路的設(shè)計 第7章 有限狀態(tài)機(jī)的設(shè)計 7.3 Moore型或Mealy型有限狀態(tài)機(jī)實體：ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type );END ENTITY e_name;或：或：ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_

3、mi data_type );END e_name;例：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY E_NAME IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ;注意：語句格式、標(biāo)點符號、注意：語句格式、標(biāo)點符號、數(shù)據(jù)類型（使用文件包）數(shù)據(jù)類型（使用文件包）結(jié)構(gòu)：ARCHITECTURE arch_name OF e_name IS (說明語句說明語句)BEGIN (功能描述語句功能描述語句)END ARCHITECTURE arch_

4、name ；或：或：ARCHITECTURE arch_name OF e_name IS (說明語句說明語句)BEGIN (功能描述語句功能描述語句)END arch_name ；例：說明部分：SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0) ;TYPE STATES IS (ST0,ST1,ST2,ST3);CASE 賦值語句：CASE current_state ISWHEN st0 = next_state next_state ;WHEN st3 = ;WHEN st4 = ;WHEN OTHERS = NULL ;END CASE; 本門課程的主要應(yīng)用方向： （1）芯片設(shè)計：利用FPGA/CPLD設(shè)計ASIC （2）產(chǎn)生高速控制信號： 控制高速A/D，控制高速DSP （3）實現(xiàn)高速數(shù)據(jù)的傳輸和緩存： 總線和緩沖區(qū)未來發(fā)展方向： 實現(xiàn)所有數(shù)字系統(tǒng)的集成Design a state machine according to the following