小度寫(xiě)范文 靜電放電人體模型hbm模板

1、靜電放電人體模型測(cè)試標(biāo)準(zhǔn)EIA/JEDEC中的問(wèn)題研究靜電放電人體模型hbm摘要：通過(guò)具體的實(shí)例說(shuō)明目前的靜電放電 (Electrostatic Discharge, ESD)人體模型測(cè)試標(biāo)準(zhǔn)EIA/JEDEC尚存在一些需要完善的問(wèn) 題。目前的標(biāo)準(zhǔn)EIA/JEDEC中缺少對(duì)起始測(cè)試電壓的規(guī)定，導(dǎo)致有些測(cè)試直接從千伏(kV) 量級(jí)的高壓開(kāi)始進(jìn)行，造成一些設(shè)計(jì)不良的ESD防護(hù)器件在低壓發(fā)生失效的狀況可能被漏檢 的后果。本文研究對(duì)象為一個(gè)漏端帶N阱鎮(zhèn)流電阻(Nwell-ballast)的GGNMOS(Gate-Grounded NMOS)型ESD防護(hù)結(jié)構(gòu)。用Zapmaster對(duì)它做人體模型(Huma

2、n Body Model, HBM)測(cè)試，發(fā) 現(xiàn)從1Kv起測(cè)時(shí)，能夠通過(guò)8Kv的高壓測(cè)試；而從50V起測(cè)時(shí)，卻無(wú)法通過(guò)350V。TLP測(cè)試 分析的結(jié)果顯示此現(xiàn)象確實(shí)存在。本文詳細(xì)剖析了該現(xiàn)象產(chǎn)生的機(jī)理，并采用OBIRCH失效分 析技術(shù)對(duì)其進(jìn)行了佐證。因該問(wèn)題具有潛在的普遍性，因此提出了對(duì)目前業(yè)界廣泛采用的 EIA/JEDEC測(cè)試標(biāo)準(zhǔn)進(jìn)行補(bǔ)充完善的建議。關(guān)鍵詞：靜電放電；人體模型；EIA/JEDEC測(cè)試標(biāo)準(zhǔn)A Case Study of Problems in EIA/JEDEC HBM ESD Test StandardHAN Yan, HUO Ming-xu, SONG Bo (ZJU-UC

3、F Joint ESD Lab, Department of Information Scienceand Electronics Engineering, Zhejiang University, Hangzhou310027,China)Abstract: There is a current need for modification ofEIA/JEDEC Human-Body Model (HBM) Electrostatic Discharge (ESD) test standard, which does not define start and step test voltag

4、es. Some measurements start at several kilo-volts, which ignore that ESD protection devices might fail under low voltage stresses. A Gate-Grounded NMOS (GGNMOS) structure with an Nwell-ballast resistor connecting its drain and PAD is investigated for HBM ESD sustaining levels in this paper. When tes

5、ted with a Zapmaster starting from 1 kilo-volts, the withstand voltage exceeds 8 kilo-volts, whereas the structure failed at 350 volts when the test initiates from 50 volts. The test results from a Transmission-Line Pulsing (TLP) system validate the phenomenon. The reason for the failure is also stu

6、died and confirmed with OBIRCH Failure Analysis (FA) results. To address this general issue, a suggestion for improving the present EIA/JEDEC HBM ESD test standard for industry applications is made. Key Words: Electrostatic Discharge, Human Body Model, EIA/JEDEC Test Standard1引言隨著微電子技術(shù)的發(fā)展和集成電路(Integ

7、rated Circuit, IC)工藝的進(jìn)步，ESD引起的集成電路器件失效的幾率越來(lái)越大， 其防護(hù)設(shè)計(jì)引發(fā)業(yè)界的高度重視1-3。進(jìn)行ESD研究最廣泛使用的是人體模型(Human Body Model, HBM)，其測(cè)試標(biāo)準(zhǔn)目前有美國(guó)軍標(biāo)MIL-STD-883F Method 3015.74、美國(guó)靜電協(xié)會(huì) 的ESDA STM5.1-20075、電子工業(yè)協(xié)會(huì)的JEDEC EIA/JESD22-A114-D6和汽車(chē)電子協(xié)會(huì)的 AEC-Q100-002-D7等幾個(gè)基本等價(jià)的標(biāo)準(zhǔn)。在這些標(biāo)準(zhǔn)中JEDEC標(biāo)準(zhǔn)在業(yè)界被廣泛應(yīng)用。在 JEDEC標(biāo)準(zhǔn)中規(guī)定了每個(gè)ESD電壓下對(duì)于不同管腳的測(cè)試組合、測(cè)試極性、重

8、復(fù)次數(shù)以及重 復(fù)測(cè)試間隔時(shí)間等，然而卻沒(méi)有規(guī)定起始測(cè)試電壓和測(cè)試電壓步長(zhǎng)增量。對(duì)于同樣是4kV的 測(cè)試，有的會(huì)從1 kV開(kāi)始，增量500V，有的從2kV開(kāi)始，有的甚至就直接測(cè)試4kV看能否通 過(guò)。這樣就會(huì)存在一個(gè)漏洞，即存在失效窗口 8的不良防護(hù)設(shè)計(jì)可能因無(wú)法檢測(cè)出來(lái)而蒙混 過(guò)關(guān)。而在STM5. 1標(biāo)準(zhǔn)中給出了簡(jiǎn)單的建議來(lái)克服這種失效窗口問(wèn)題；在AEC標(biāo)準(zhǔn)中也有對(duì) 起始電壓和步進(jìn)電壓的建議。但在目前國(guó)內(nèi)業(yè)界廣泛采用的EIA/JEDEC標(biāo)準(zhǔn)中，卻還沒(méi)有這 方面的條文規(guī)定。失效窗口問(wèn)題在以往的一些文獻(xiàn)中曾被多次討論：在文獻(xiàn)8中，輸入端的ESD保護(hù)電路通過(guò)了高量級(jí)電壓和低量級(jí)電壓的測(cè)試，卻在中等量級(jí)

9、電壓的測(cè)試中失效。這樣就產(chǎn)生了一個(gè)失效窗口。Duvvury et. al.在設(shè)計(jì)一種兩級(jí)保護(hù)電路時(shí)也碰到失效窗 口的問(wèn)題：采用一個(gè)橫向晶閘管（Silicon ControlledRectifier，SCR）與用電阻相連的GGNMOS 作為輸入端的保護(hù)電路，如果兩級(jí)保護(hù)電路沒(méi)有適當(dāng)?shù)膬?yōu)化將會(huì)在ESD從低電壓遞增到高電 壓過(guò)程中產(chǎn)生失效窗口9；還有其它情況，也會(huì)造成失效窗口的存在。比如在回滯器件的多 叉指設(shè)計(jì)中，由于各叉指的不均勻開(kāi)啟可能會(huì)造成失效窗口 10；又比如在某些工藝下由于 ESD造成的軟擊穿也是造成失效窗口的一個(gè)原因11。不同的失效標(biāo)準(zhǔn)會(huì)影響失效窗口的大 小，失效窗口的存在肯定會(huì)影響到產(chǎn)

10、品的魯棒性和壽命。因此，ESD測(cè)試標(biāo)準(zhǔn)應(yīng)該要能夠檢 測(cè)出產(chǎn)品中潛在的失效窗口問(wèn)題。目前業(yè)界可以接受的基本HBM靜電級(jí)別為2kV，而更安全的級(jí)別是4kV。本文研究對(duì)象是帶有N阱鎮(zhèn)流電阻（Nwell Ballast）的柵接地NMOS （Gate-Grounded NMOS, GGNMOS）防護(hù)結(jié)構(gòu)，作為全芯片的I/O保護(hù)和VDD-VSS保護(hù)，以期 達(dá)到HBM 4kV的防護(hù)能力。通過(guò)這個(gè)實(shí)例分析所采用的測(cè)試標(biāo)準(zhǔn)EIA/JEDEC存在的問(wèn)題。2基于N阱鎮(zhèn)流電阻GGNMOS的ESD防護(hù)結(jié)構(gòu)圖1本文研究的帶漏極N阱鎮(zhèn)流電阻Rw的GGNMOS電路圖和版圖分別如圖1和圖2所示GGNMOS防護(hù)結(jié)構(gòu)采用多叉指結(jié)構(gòu)

11、， 引入N阱鎮(zhèn)流電阻的目的是增加多叉指的開(kāi)啟均勻性以提高防護(hù)能力。版圖采用0.35umCMOS 工藝。一個(gè)NMOS電容作為被防護(hù)對(duì)象，或稱(chēng)柵監(jiān)視器（gate-monitor）。該工藝的柵電極靜 態(tài)擊穿電壓為24V。3HBM和TLP測(cè)試結(jié)果采用的HBM測(cè)試系統(tǒng)儀型號(hào)為KEYTEK ZAPMASTER7/4，測(cè)試標(biāo)準(zhǔn)為JEDEC EIA/JESD22 -A114E。失效標(biāo)準(zhǔn)定 義為當(dāng)被打擊管腳之間在12V直流電壓下直流通路電流達(dá)到或超過(guò)1A。圖2采用高起始電壓、大步進(jìn)測(cè)試時(shí)，起始電壓設(shè)為1kV，步進(jìn)電壓設(shè)為500V，測(cè)試終止電壓設(shè) 為8kV。采用低起始電壓、小步進(jìn)測(cè)試時(shí)，起始電壓設(shè)為50V，步進(jìn)電

12、壓設(shè)為50V，測(cè)試終止 電壓設(shè)為1kV。測(cè)試結(jié)果見(jiàn)表1。從表1結(jié)果看，在不同起始電壓下的測(cè)試，得到兩個(gè)截然不 同的結(jié)果。在1kV的高起始電壓下測(cè)試，器件在8kV下仍能通過(guò)，似乎設(shè)計(jì)很成功。然而在 50V低起始電壓條件下測(cè)試，卻得到350V失效的結(jié)果。表1表2 對(duì)此現(xiàn)象，我們用 Barth 4002 TLP （Transmission Line Pulsing） 12ESD 專(zhuān)用測(cè)試設(shè)備對(duì)該 結(jié)構(gòu)進(jìn)行了 I-V曲線分析TLP測(cè)試采用的上升時(shí)間為10ns，脈寬為100ns。測(cè)試原理是在 每個(gè)TLP脈沖打擊后用1.1*VDD的直流電壓加在防護(hù)結(jié)構(gòu)上進(jìn)行漏電流大小的測(cè)試。失效標(biāo) 準(zhǔn)為漏電達(dá)到1A。在高

13、低兩種不同起始電壓下進(jìn)行TLP測(cè)試的結(jié)果見(jiàn)表2,其中等效失效 電壓換算公式為VESD=1.5k*It2+Vt213，I-V曲線見(jiàn)圖3和圖4。表2顯示與表1相似的結(jié) 果。從高電壓（換算對(duì)應(yīng)TLP 25V的輸出）開(kāi)始測(cè)試，器件失效電壓很高，達(dá)11kV以上；而 從低電壓（TLP 0V輸出）開(kāi)始測(cè)試，器件在幾百伏的電壓下就發(fā)生了失效。4失效機(jī)理分析及OBIRCH的失效分析驗(yàn)證上述ESD防護(hù)結(jié)構(gòu)出現(xiàn)防護(hù)漏洞或稱(chēng)失效窗口的原因，我們分析認(rèn)為是由于鎮(zhèn)流電阻阻值設(shè)計(jì)不當(dāng)引起的。N阱鎮(zhèn)流電阻在增加 GGNMOS各叉指導(dǎo)通均勻性的同時(shí)也增加了防護(hù)器件的觸發(fā)開(kāi)啟電壓Vt1。若N阱阻值設(shè)計(jì)過(guò) 大使Vt 1過(guò)高，甚至高

14、于被保護(hù)器件的柵氧擊穿電壓，則會(huì)導(dǎo)致在防護(hù)結(jié)構(gòu)還未被開(kāi)啟之前， 被保護(hù)電路因柵氧擊穿而造成失效。圖3圖4圖5 當(dāng)測(cè)試從低電壓開(kāi)始進(jìn)行時(shí)，由于開(kāi)啟電壓Vt1設(shè)計(jì)得過(guò)高，防護(hù)結(jié)構(gòu)未能打開(kāi)，內(nèi)部被防護(hù) 結(jié)構(gòu)先被擊穿。從圖4看，被測(cè)器件（DUT）上的擊穿電壓（即橫坐標(biāo)值）為36V，剛好為柵 極靜態(tài)擊穿電壓24V的1.5倍（在ESD脈沖狀態(tài)下柵氧的擊穿電壓要大于靜態(tài)擊穿電壓，一 般認(rèn)為有1.5倍的關(guān)系14）。而當(dāng)測(cè)試從高電壓開(kāi)始時(shí)，由于高電壓能使防護(hù)器件觸發(fā)開(kāi)啟， 對(duì)被保護(hù)電路起到了防護(hù)作用，所以?xún)?nèi)部器件（本案中為NMOS電容）不會(huì)擊穿。這時(shí)如果防 護(hù)器件本身（GGNMOS）也有很強(qiáng)的魯棒性，則整個(gè)電路

15、就能通過(guò)很高防護(hù)級(jí)別的測(cè)試。為了印證該分析，我們切除了被保護(hù)管即NMOS電容，以去除它的過(guò)早擊穿對(duì)整個(gè)測(cè)試進(jìn)程的影 響，單對(duì)防護(hù)結(jié)構(gòu)本身做了 TLP測(cè)試。測(cè)試結(jié)果顯示該防護(hù)結(jié)構(gòu)的觸發(fā)電壓Vt 1高達(dá)39V（見(jiàn) 圖5），確實(shí)高于被保護(hù)器件NMOS監(jiān)視器柵氧的動(dòng)態(tài)擊穿電壓36V。從更詳細(xì)的測(cè)試數(shù)據(jù)可知， DUT上的39V電壓對(duì)應(yīng)TLP的22.5V輸出脈沖電壓。為了使分析更具說(shuō)服力，我們還做了 OBIRCH (Optical Beam Induced Resistor Chang)失效分析。OBIRCH 即光束感應(yīng)電阻 變化技術(shù)，是利用激光束在器件表面掃描，激光束的能量轉(zhuǎn)化為熱量，如果互連線中存在缺

16、 陷或者空洞，這些區(qū)域附近的熱量傳導(dǎo)不同于其他材料完整的區(qū)域，這將引起局部溫度變化， 從而引起電阻值改變ARo將熱引起的電阻變化和電流變化聯(lián)系起來(lái)，將電流變化的大小與 所成像的像素亮度對(duì)應(yīng)，像素的位置和激光掃描到的位置相對(duì)應(yīng)。這樣就可以利用OBIRCH成 像進(jìn)行失效定位了。圖6圖7 低起始電壓測(cè)試后芯片的OBIRCH失效分析照片如圖6所示。圖中上面失效點(diǎn)處為串聯(lián)電阻Rs的金屬連線部位，下面失效點(diǎn)處為 被保護(hù)的NMOS柵電容。從圖中可見(jiàn)防護(hù)器件GGNMOS本身沒(méi)有失效。高起始電壓測(cè)試后芯片 的OBIRCH失效分析照片如圖7所示，失效發(fā)生在帶N阱鎮(zhèn)流電阻的多叉指GGNMOS防護(hù)結(jié)構(gòu) 本身，被保護(hù)的

17、NMOS柵電容沒(méi)有損壞。失效分析結(jié)果印證了 HBM測(cè)試以及TLP測(cè)試的結(jié)果。 經(jīng)過(guò)以上理論分析和失效分析驗(yàn)證，我們知道觸發(fā)電壓Vt1設(shè)計(jì)過(guò)高帶來(lái)防護(hù)功能失效這一 問(wèn)題，應(yīng)該引起ESD設(shè)計(jì)人員的充分注意。就本文所舉具體防護(hù)實(shí)例而言，為了進(jìn)一步證明 Vt1過(guò)高是鎮(zhèn)流電阻過(guò)大引起的，我們將Rw阻值減半再進(jìn)行了對(duì)比實(shí)驗(yàn)。減半后的TLP測(cè)試 結(jié)果如圖8所示，Vt1明顯減小，從39V變?yōu)?4V，小于36V的MOS管柵動(dòng)態(tài)擊穿電壓。這樣 就能夠有效保護(hù)其后的被保護(hù)管柵極不被擊穿。從圖8可以推算出此時(shí)的防護(hù)電壓級(jí)別為 3.9Kv左右，防護(hù)功能正常。5討論及對(duì)HBM測(cè)試標(biāo)準(zhǔn)的改進(jìn)建議圖8集成電路產(chǎn)品需要進(jìn)行ES

18、D HBM耐壓級(jí)別的測(cè)試，但一些ESD防護(hù)結(jié)構(gòu)的設(shè)計(jì)存在失效窗口。 而目前的測(cè)試標(biāo)準(zhǔn)EIA/JEDEC未規(guī)定測(cè)試的起始電壓和步進(jìn)增量，這樣的漏洞會(huì)導(dǎo)致一些不 良設(shè)計(jì)同樣會(huì)通過(guò)測(cè)試的檢驗(yàn)，對(duì)產(chǎn)品的日后使用造成潛在的ESD失效威脅。從本文的分析 可見(jiàn)，HBM的測(cè)試應(yīng)該從比較低的電壓開(kāi)始，而步長(zhǎng)增量也不應(yīng)太大，增量過(guò)大同樣會(huì)造成 跳過(guò)失效窗口埋下隱患的潛在危險(xiǎn)。然而為了盡可能的節(jié)省測(cè)試時(shí)間或測(cè)試成本，可以采用 比如在低起點(diǎn)時(shí)用較小步長(zhǎng)增量，而到達(dá)較高電平后再改用較大步長(zhǎng)增量的方法等等(即像 其它標(biāo)準(zhǔn)中已有規(guī)定的一樣)?？傊?，產(chǎn)業(yè)界和學(xué)術(shù)界對(duì)這一問(wèn)題應(yīng)有所重視，在今后的測(cè)試 標(biāo)準(zhǔn)修訂中應(yīng)加入對(duì)測(cè)試起點(diǎn)

19、、測(cè)試增量的規(guī)定。參考文獻(xiàn)1 Liou, J.J,Salcedo, J.A, Liu, Z.W. Robust ESD Protection Solutions in CMOS/BiCMOS Technologies .Proc. Int Workshop on Electron Devices and Semiconductor Technology, 2007, :p.41-45 .2 CUI Qiang, HAN Yan, DONG Shu-rong, LIOJuin-jie. A robustpolysilicon-assisted SCR in ESD protection appl

20、ication. Journal of Zhejiang University (Science A) , 2007 8 (12) :1879-18833 WANG A Z, FENG H G, GONGK, et al. On-chip ESD protection design for integrated circuits: an overview for IC designers. Microelectronics Journal, 32(9), 2001.4 MIL-STD 2883C method 3015.7, military standard test methods and

21、 procedures for microelectronics S. Dept of Defense, Washington, USA, 1989.5 ANSI/ESD STM5.1-2007, ESDAssociation Standard Test Method for Electrostatic Discharge Sensitivity Testing Human Body Model (HBM) Component LevelS. Electrostatic Discharge Association,NY 13440, 2007.6 JEDEC Solid State Techn

22、ology Association, JESD22-A114E,Electrostatic Discharge ( ESD ) Sensitivity Testing Human Body Model ( HBM ) Electrostatic Discharge (ESD) Sensitivity Testing,JEDEC Solid State Technology Association 2500 Wilson Boulevard ,January 2007.7 AEC Human Body Model (HBM)Electrostatic Discharge Test, Automo

23、tive Electronics Council, July 20038Duvvury, C.Rountree, R.N.Adams, O.Internal Chip ESD Phenomena Beyond the Protection Circuit, IEEE transactions on electron devices 35:1212, 2133-2139, 19889 C.Duvvury, T. Taylor, J. Lindgren, J. Morris, and S. Kumar, Input protection design for overall chip reliab

24、ility,in 1989 EOS JESD Symp. Proc., EOS-I 1, p. 190. 10Iyer, N.M. Vassilev, V. Thijs, S. Groeseneken, G. , Modelinagnd Simulation forESD protection circuit design and optimization, Semiconductor Electronics, 2004. ICSE 2004. IEEE International Conference on pp. 7, 7-9 Dec. 2004 11Joachim C. Reiner, Thomas Kelle