VHDL14-15試卷部分題目

1、一、填空題（15*1=15分）1. 構(gòu)造體常用的三種描述方式分別是 、 和 。2.VHDL的基本單元為 和 。3.VHDL的客體包括 、 和 。4.PROCESS(d0，d1，sel)語(yǔ)句中的d0，d1，sel都是信號(hào)量，VHDL中又稱(chēng) 。5.“TYPE number IS INTEGER RANGE 255 DOWNTO 0；”，number為用戶自定義的數(shù)據(jù)類(lèi)型，number HIGH的屬性值為 ，number RIGHT的屬性值為 。6.設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，采用從最底層開(kāi)始到最高層設(shè)計(jì)完畢的方法稱(chēng)為 的設(shè)計(jì)方法。7.端口定義語(yǔ)句中，用 表示雙向，用 說(shuō)明該端口可輸出信號(hào)也可以在構(gòu)造體內(nèi)利用該

2、信號(hào)。8.VHDL的實(shí)體聲明部分指定了設(shè)計(jì)單元的 。二、選擇題（15*2=30分）三、簡(jiǎn)答題（2*4=8分）1.分別從聲明格式、賦值符號(hào)、賦值時(shí)間、作用范圍等方面說(shuō)明信號(hào)和變量有何區(qū)別。2.簡(jiǎn)述OUT和BUFFER在定義輸出端口時(shí)的區(qū)別。四、程序改錯(cuò)題（2*3=6分）五、根據(jù)要求寫(xiě)VHDL語(yǔ)句（5*2=10分）1.avect是用STD_LOGIC_VECTOR數(shù)據(jù)類(lèi)型定義的信號(hào)，寫(xiě)出把a(bǔ)vect轉(zhuǎn)換為整型的語(yǔ)句 。2.定義一名為s，數(shù)據(jù)類(lèi)型為integer，約束區(qū)間為0-15，初始值為10的信號(hào) 。3.定義一枚舉數(shù)據(jù)類(lèi)型state，用于表示一個(gè)有限狀態(tài)機(jī)的4個(gè)狀態(tài)：idle、wr、rd、com

3、p 。4.定義一個(gè)一維數(shù)組tone，索引范圍(0 to 63)，數(shù)據(jù)類(lèi)型integer 。5.一個(gè)模塊聲明語(yǔ)句： COMPONENT AND2 IS PORT（i0，i1：IN STD_LOGIC； p：OUT STD_LOGIC)； END COMPONENT試寫(xiě)出例化該或門(mén)到當(dāng)前設(shè)計(jì)的語(yǔ)句，其中i0，i1，p端口分別連接a，b，c信號(hào) 。六、四選一電路模塊圖如下，請(qǐng)?zhí)顚?xiě)適當(dāng)語(yǔ)句。（6*2=12分）LIBRARY IEEE；USE IEEE.STD_LOGIC.1164.ALL；ENTITY mux4 IS PORT(a，b，i0，i1，i2，i3： ； q： ）；END mux4；ARCHITECTURE mux4_behave OF IS SIGNAL sel： ；BEGIN sel = q = q = q = q = q = NULL； END CASE； ；END mux4_behave；七、用VHDL語(yǔ)言描述具有使能端的3-8譯碼器（9分）。真值表輸入輸出ENAAAYYYYYYYY1XXX000000000000000000010001000000100010000001000011000010000100000100000101001000000110010000