第13章 通信與信號(hào)處理設(shè)計(jì)實(shí)例

1、第13章 通信與信號(hào)處理設(shè)計(jì)實(shí)例13.1 m序列發(fā)生器13.2 Gold碼13.3 CRC校驗(yàn)碼13.4 FSK解調(diào)13.5 數(shù)字過(guò)零檢測(cè)與等精度頻率測(cè)量13.6 QPSK調(diào)制器的FPGA實(shí)現(xiàn)13.7 FIR數(shù)字濾波器13.8 FPGA信號(hào)處理基礎(chǔ)及浮點(diǎn)計(jì)算實(shí)例內(nèi)容第13章 通信與信號(hào)處理設(shè)計(jì)實(shí)例13.1 m序列發(fā)生器m序列的原理與性質(zhì)n級(jí)線(xiàn)性反饋移位寄存器模型n為5反饋系數(shù)Ci(45)8的m序列發(fā)生器的原理圖（Quartus ）13.1 m序列發(fā)生器【例13.1】 n為5反饋系數(shù)Ci(45)8的m序列發(fā)生器module m_sequence(clr,clk,m_out);input clr,

2、clk; output reg m_out; reg4:0 shift_reg;always (posedge clk or negedge clr) beginif(clr) begin shift_reg=0; end/異步復(fù)位，低電平有效else beginshift_reg0 = shift_reg2 shift_reg4;shift_reg1 = shift_reg0;shift_reg2 = shift_reg1;shift_reg3 = shift_reg2;shift_reg4 = shift_reg3;/上面4條語(yǔ)句等價(jià)于shift_reg4:1=shift_reg3:0;m

3、_out = shift_reg4; end endendmodule【例13.2】 n為5反饋系數(shù)Ci分別為(45)8，(67)8，(75)8的m序列發(fā)生器module m_seq5(clr,clk,sel,m_out);input clr,clk; output reg m_out; reg4:0 shift_reg;input1:0 sel; /設(shè)置端，用于選擇反饋系數(shù)always (posedge clk or negedge clr) begin if(clr) begin shift_reg=0; end/異步復(fù)位，低電平有效else begincase (sel) 2b00: b

4、egin /反饋系數(shù)Ci為(45)8 shift_reg0=shift_reg2 shift_reg4; shift_reg4:1=shift_reg3:0; end 2b01: begin /反饋系數(shù)Ci為(67)8 shift_reg0=shift_reg0 shift_reg2 shift_reg3 shift_reg4; shift_reg4:1=shift_reg3:0; end 2b10: begin /反饋系數(shù)Ci為(75)8 shift_reg0=shift_reg0 shift_reg1 shift_reg2 shift_reg4; shift_reg4:1=shift_re

5、g3:0; end default: shift_reg=5bX; endcase m_out = shift_reg4; end endendmodule13.2 Gold碼 Gold碼是Gold于1967年提出的，它是用一對(duì)優(yōu)選的周期和速率均相同的m序列模2加后得到的。Gold碼產(chǎn)生框圖 n為5反饋系數(shù)Ci為(45)8和(57)8的Gold碼序列發(fā)生器的原理圖（Quartus ） 【例13.3】 n為5反饋系數(shù)Ci分別為(45)8和(57)8的Gold碼序列發(fā)生器module gold(clr,clk,gold_out);input clr,clk; output gold_out;reg

6、4:0 shift_reg1,shift_reg2;assign gold_out=shift_reg14 shift_reg24; /兩個(gè)m序列異或always (posedge clk or negedge clr) begin if(clr) beginshift_reg1=5b00001;shift_reg2=5b00001; end /異步復(fù)位else begin shift_reg10=shift_reg12 shift_reg14;/反饋系數(shù)Ci為(45)8 shift_reg14:1=shift_reg13:0; shift_reg20=shift_reg21 shift_re

7、g22 shift_reg23 shift_reg24;/反饋系數(shù)Ci為(57)8 shift_reg24:1=shift_reg23:0; end endendmodule13.3 CRC校驗(yàn)碼13.4 FSK解調(diào)FSK解調(diào)原理設(shè)有一個(gè)正弦信號(hào)如下：FSK解調(diào)在正弦波上的三個(gè)采樣點(diǎn)的公式為：FSK解調(diào)對(duì)上面三個(gè)公式使用算術(shù)操作和三角變換法則，可以得到：在給定采樣頻率fs和三個(gè)采樣點(diǎn)s1，s2，s3的條件下，就可以確定輸入信號(hào)的頻率。FSK解調(diào)解調(diào)設(shè)計(jì)方案及硬件實(shí)現(xiàn)FSK解調(diào)FSK解調(diào)仿真波形13.5 數(shù)字過(guò)零檢測(cè)與等精度頻率測(cè)量要測(cè)量正弦波的頻率，先要將它整形為窄脈沖信號(hào)，以便進(jìn)行可靠的計(jì)數(shù)

8、，本小節(jié)將介紹一種全數(shù)字化的脈沖形成方法數(shù)字過(guò)零檢測(cè)法，采用這種方法不需要外部模擬脈沖形成電路，直接在AD采樣之后利用正弦數(shù)字波形的過(guò)零點(diǎn)特征形成脈沖，然后在一定的基準(zhǔn)時(shí)間內(nèi)測(cè)量被測(cè)的脈沖個(gè)數(shù)。傳統(tǒng)的直接頻率測(cè)量法的測(cè)量精度隨著被測(cè)信號(hào)頻率變化而變化，在使用中存在問(wèn)題，而等精度頻率測(cè)量使基準(zhǔn)時(shí)間長(zhǎng)度為整數(shù)個(gè)被測(cè)脈沖，能在整個(gè)頻率測(cè)量范圍內(nèi)保持恒定的精度。數(shù)字過(guò)零檢測(cè)法和等精度頻率測(cè)量結(jié)合在一起就構(gòu)成了一個(gè)片上頻率測(cè)量系統(tǒng)。數(shù)字過(guò)零檢測(cè)與等精度頻率測(cè)量數(shù)字過(guò)零檢測(cè)法數(shù)字過(guò)零檢測(cè)法首先對(duì)AD采樣的數(shù)據(jù)點(diǎn)進(jìn)行最大值和最小值搜索，經(jīng)過(guò)一段時(shí)間的搜索找到最大值和最小值，兩個(gè)值相加得到零點(diǎn)值，然后用零點(diǎn)值

9、與后續(xù)的數(shù)據(jù)點(diǎn)按時(shí)間順序進(jìn)行比較，當(dāng)發(fā)現(xiàn)前后兩個(gè)值，前一大于零點(diǎn)值，而后一個(gè)大于零點(diǎn)值，便產(chǎn)生一個(gè)過(guò)零脈沖，其中搜索求零點(diǎn)值的過(guò)程是循環(huán)不斷進(jìn)行的，以保證零點(diǎn)值的準(zhǔn)實(shí)時(shí)刷新。數(shù)字過(guò)零檢測(cè)法和等精度頻率測(cè)量數(shù)字過(guò)零檢測(cè)法數(shù)字過(guò)零檢測(cè)的SignalTap II 實(shí)時(shí)信號(hào)波形數(shù)字過(guò)零檢測(cè)法和等精度頻率測(cè)量等精度頻率測(cè)量等精度頻率測(cè)量有兩個(gè)計(jì)數(shù)器，一個(gè)對(duì)標(biāo)準(zhǔn)頻率時(shí)鐘計(jì)數(shù)，另一個(gè)對(duì)被測(cè)頻率時(shí)鐘計(jì)數(shù)，計(jì)數(shù)器的ctrl輸入端是使能輸入，用于控制計(jì)數(shù)器計(jì)數(shù)的長(zhǎng)度；clr輸入端是同步清零輸入。測(cè)量開(kāi)始之前首先clr置高電平，使所有寄存器和計(jì)數(shù)器清零。然后由外部控制器發(fā)出頻率測(cè)量使能信號(hào)，即使ctrl為高電平，而

10、內(nèi)部的門(mén)控信號(hào)ena要到被測(cè)脈沖的上升沿才會(huì)置為高電平，同時(shí)兩個(gè)計(jì)數(shù)器開(kāi)始計(jì)數(shù)。當(dāng)ctrl持續(xù)一段時(shí)間之后，由外部控制器置為低電平，而此時(shí)ena信號(hào)仍將保持下一個(gè)被測(cè)脈沖的上升沿到來(lái)時(shí)才為0，此時(shí)計(jì)數(shù)器停止工作。這樣就使得計(jì)數(shù)器的工作時(shí)間總是等于被測(cè)信號(hào)的完整周期，這就是等精度頻率測(cè)量的關(guān)鍵所在。比如在一次測(cè)量中，被測(cè)信號(hào)的計(jì)數(shù)值為Nt，對(duì)基準(zhǔn)時(shí)鐘的技術(shù)值為Nr，設(shè)基準(zhǔn)時(shí)鐘的頻率為Fr，則被測(cè)信號(hào)的頻率為Ft = FrNtNr。最后兩個(gè)計(jì)數(shù)值傳輸?shù)街骺刂破髦杏?jì)算得到被測(cè)信號(hào)的頻率。數(shù)字過(guò)零檢測(cè)法和等精度頻率測(cè)量等精度頻率測(cè)量等精度頻率測(cè)量得到的SignalTap II 實(shí)時(shí)信號(hào)波形數(shù)字過(guò)零檢測(cè)

11、法和等精度頻率測(cè)量數(shù)字過(guò)零檢測(cè)和等精度頻率測(cè)量系統(tǒng)Quartus II工程頂層原理圖13.7 FIR數(shù)字濾波器直接型結(jié)構(gòu)FIR濾波器的實(shí)現(xiàn)方案 線(xiàn)性相位的FIR濾波器結(jié)構(gòu)圖 11階FIR濾波器的抽頭系數(shù)和幅頻特性曲線(xiàn) 習(xí) 題 13 13.1 設(shè)計(jì)一個(gè)基于直接數(shù)字式頻率合成器（DDS）結(jié)構(gòu)的數(shù)字相移信號(hào)發(fā)生器。13.2 用Verilog設(shè)計(jì)并實(shí)現(xiàn)一個(gè)31階的FIR濾波器。13.3 用Verilog設(shè)計(jì)實(shí)現(xiàn)一個(gè)64點(diǎn)的FFT運(yùn)算模塊。13.4 某通信接收機(jī)的同步信號(hào)為巴克碼1110010。設(shè)計(jì)一個(gè)檢測(cè)器，其輸入為串行碼x，當(dāng)檢測(cè)到巴克碼時(shí)，輸出檢測(cè)結(jié)果y1。13.5 用FPGA實(shí)現(xiàn)步進(jìn)電機(jī)的驅(qū)動(dòng)和細(xì)分控制，首先實(shí)現(xiàn)用FPGA對(duì)步進(jìn)電機(jī)轉(zhuǎn)角進(jìn)行細(xì)分控制；然后實(shí)現(xiàn)對(duì)步進(jìn)電機(jī)的勻加速和勻減速控制。13