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課程設(shè)計(jì)報(bào)告課程名稱數(shù)字邏輯課程設(shè)計(jì)課題任務(wù)一10線-4線優(yōu)先編碼器的設(shè)計(jì)課題任務(wù)二T觸發(fā)器的設(shè)計(jì)專業(yè)網(wǎng)絡(luò)工程班級(jí)學(xué)號(hào)姓名指導(dǎo)教師劉洞波陳華光陳多2015年12月31日
課程設(shè)計(jì)任務(wù)書課程名稱數(shù)字邏輯課程設(shè)計(jì)課題任務(wù)一10-4線優(yōu)先編碼器課題任務(wù)二T觸發(fā)器的設(shè)計(jì)專業(yè)班級(jí)網(wǎng)絡(luò)工程學(xué)生姓名學(xué)號(hào)指導(dǎo)老師劉洞波陳華光陳多審批任務(wù)書下達(dá)日期:2015年12月14日任務(wù)完成日期:2015年12月31日一、設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求1.設(shè)計(jì)內(nèi)容:本課程是一門專業(yè)實(shí)踐課程,學(xué)生必修的課程。其目的和作用是使學(xué)生能將已學(xué)過的數(shù)字電子系統(tǒng)設(shè)計(jì)、VHDL程序設(shè)計(jì)等知識(shí)綜合運(yùn)用于電子系統(tǒng)的設(shè)計(jì)中,掌握運(yùn)用VHDL或者VerilogHDL設(shè)計(jì)電子系統(tǒng)的流程和方法,采用QuartusII等工具獨(dú)立應(yīng)該完成2個(gè)設(shè)計(jì)題目的設(shè)計(jì)、仿真與測(cè)試。加強(qiáng)和培養(yǎng)學(xué)生對(duì)電子系統(tǒng)的設(shè)計(jì)能力,培養(yǎng)學(xué)生理論聯(lián)系實(shí)際的設(shè)計(jì)思想,訓(xùn)練學(xué)生綜合運(yùn)用數(shù)字邏輯課程的理論知識(shí)的能力,訓(xùn)練學(xué)生應(yīng)用QuartusII進(jìn)行實(shí)際數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證工作的能力,同時(shí)訓(xùn)練學(xué)生進(jìn)行芯片編程和硬件試驗(yàn)的能力。任務(wù)一:組合電路設(shè)計(jì)課題題目題目一4線-16線譯碼器電路設(shè)計(jì);題目二16選1選擇器電路設(shè)計(jì);題目三4位輸入數(shù)據(jù)的一般數(shù)值比較器電路設(shè)計(jì)題目四10線-4線優(yōu)先編碼器的設(shè)計(jì)題目五8位全加器的設(shè)計(jì)任務(wù)二:時(shí)序電路設(shè)計(jì)課題題目題目一RS觸發(fā)器的設(shè)計(jì);題目二JK觸發(fā)器的設(shè)計(jì);題目三D觸發(fā)器的設(shè)計(jì);題目四T觸發(fā)器的設(shè)計(jì);題目五十進(jìn)制同步計(jì)數(shù)器的設(shè)計(jì);每位同學(xué)根據(jù)自己學(xué)號(hào)除以5所得的余數(shù)加一,在任務(wù)一和任務(wù)二中同時(shí)選擇相應(yīng)題號(hào)的課題。2個(gè)任務(wù)獨(dú)立完成對(duì)應(yīng)“功能描述”、“詳細(xì)設(shè)計(jì)”部分,共用封面、封二、成績(jī)?cè)u(píng)分表和封底,裝訂成一冊(cè)。參考書目1
EDA技術(shù)與VHDL程序開發(fā)基礎(chǔ)教程雷伏容,李俊,尹霞
清華大學(xué)出版社
978-7-302-22416-7
2010
TP312VH/362
VHDL電路設(shè)計(jì)技術(shù)王道憲賀名臣_x001D_劉偉
國(guó)防工業(yè)出版社
7-118-03352-9
2004
TN702/623
VHDL實(shí)用技術(shù)潘松,王國(guó)棟
7-81065
7-81065-290-7
2000
TP312VH/14
VHDL語(yǔ)言100例詳解北京理工大學(xué)ASIC研究所
7-900625
7-900625-02-X
1999
TP312VH/35
VHDL編程與仿真王毅平等
人民郵電出版社
7-115-08641-9
2000
73.9621/W38V6
VHDL程序設(shè)計(jì)教程邢建平_x001D_曾繁泰
清華大學(xué)出版社
7-302-11652-0
2005
TP312VH/27/37
VHDL電路設(shè)計(jì)雷伏容
清華大學(xué)出版社
7-302-14226-2
2006
TN702/1852.設(shè)計(jì)要求:課程設(shè)計(jì)報(bào)告規(guī)范課程設(shè)計(jì)報(bào)告應(yīng)包含如下幾個(gè)部分1)功能描述說(shuō)明設(shè)計(jì)器件的功能,包括真值表(功能表),函數(shù)表達(dá)式,邏輯電路圖2)詳細(xì)設(shè)計(jì)按照VHDL語(yǔ)言開發(fā)流程寫出整個(gè)開發(fā)過程,可以根據(jù)如下步驟適當(dāng)導(dǎo)出程序,程序界面截圖到課程設(shè)計(jì)報(bào)告對(duì)應(yīng)模塊。3)調(diào)試分析以及設(shè)計(jì)體會(huì)a.仿真或程序下載調(diào)試(附界面截圖)。b.設(shè)計(jì)過程中遇到的問題以及解決問題的方法。c.課程設(shè)計(jì)過程經(jīng)驗(yàn)教訓(xùn)、心得體會(huì)。4)書寫格式見附帶說(shuō)明。5)附錄a.參考書目b.源程序清單(帶注釋)●考核方式指導(dǎo)老師負(fù)責(zé)驗(yàn)收程序的運(yùn)行結(jié)果,并結(jié)合學(xué)生的工作態(tài)度、實(shí)際動(dòng)手能力、創(chuàng)新精神和設(shè)計(jì)報(bào)告等進(jìn)行綜合考評(píng),并按優(yōu)秀、良好、中等、及格和不及格五個(gè)等級(jí)給出每位同學(xué)的課程設(shè)計(jì)成績(jī)。具體考核標(biāo)準(zhǔn)包含以下幾個(gè)部分:平時(shí)出勤(占10%)系統(tǒng)需求分析、功能設(shè)計(jì)、數(shù)據(jù)結(jié)構(gòu)設(shè)計(jì)及程序總體結(jié)構(gòu)合理與否(占10%)程序能否完整、準(zhǔn)確地運(yùn)行,個(gè)人能否獨(dú)立、熟練地調(diào)試程序(占40%)設(shè)計(jì)報(bào)告(占30%)注意:不得抄襲他人的報(bào)告(或給他人抄襲),一旦發(fā)現(xiàn),成績(jī)?yōu)榱惴?。?dú)立完成情況(占10%)。課程設(shè)計(jì)驗(yàn)收要求運(yùn)行所設(shè)計(jì)的系統(tǒng)。回答有關(guān)問題。提交課程設(shè)計(jì)報(bào)告紙質(zhì)稿。提交源程序或設(shè)計(jì)報(bào)告文檔電子稿。依內(nèi)容的創(chuàng)新程度,完善程序情況及對(duì)程序講解情況打分。二、進(jìn)度安排上機(jī)時(shí)間:十六周周四14:00-18:00十七周周二8:00-12:00、14:00-18:00十七周周四8:00-12:00十七周周五8:00-12:00十八周周二14:00-18:00(交報(bào)告)附帶說(shuō)明:課程設(shè)計(jì)報(bào)告裝訂順序:封面、任務(wù)書、目錄、正文、評(píng)分、附件(程序清單)。正文的格式:一級(jí)標(biāo)題用3號(hào)黑體,二級(jí)標(biāo)題用四號(hào)宋體加粗,正文用小四號(hào)宋體;行距為22。正文的內(nèi)容:一、課題的主要功能;二、詳細(xì)設(shè)計(jì);三、程序調(diào)試;四、總結(jié);五、附件(所有程序的原代碼,要求對(duì)程序?qū)懗霰匾淖⑨專?個(gè)任務(wù)獨(dú)立完成對(duì)應(yīng)報(bào)告,共用封面、封底,裝訂成一冊(cè)。正文總字?jǐn)?shù)要求在5000字以上(不含程序原代碼)。目錄一、10-4線優(yōu)先編碼器的功能1.1函數(shù)表達(dá)式1.2函數(shù)真值表1.3邏輯電路圖二、詳細(xì)設(shè)計(jì)2.1創(chuàng)建項(xiàng)目2.2VHDL文本設(shè)計(jì)語(yǔ)言輸入2.3編譯功能界面2.4編譯成功三、程序調(diào)試3.1進(jìn)入波形仿真功能3.2給定輸入信號(hào)3.3生成波形圖四、總結(jié)五、附件5.1參考書目5.2源程序代碼一、10-4線優(yōu)先編碼器的主要功能1.110線-4線優(yōu)先編碼器的功能是把輸入端代表“0”~“9”這10個(gè)數(shù)字編成BCD碼,并且具有優(yōu)先編碼功能,即只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。優(yōu)先級(jí)別高的編碼器信號(hào)排斥級(jí)別低的。它需要編碼的10個(gè)輸入信號(hào):I0~I9,輸出4位2進(jìn)制代碼:Y3、Y2、Y1、Y0。其輸出函數(shù)表達(dá)式為:Y3=I9+I8=I9+I8;Y2=EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I7+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I6+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I5+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I4;Y1=EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I7+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I6+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I5)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I4)I3+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I5)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I4)I2;Y0=I9+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)I7+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I6)I5+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I6)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I4)I3+EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I8)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I6)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I4)EQ\*jc0\*"Font:宋體"\*hps14\o\ad(\s\up13(——),I2)I1;1.2真值表:I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y01XXXXXXXXX100101XXXXXXXX1000001XXXXXXX01110001XXXXXX011000001XXXXX0101000001XXXX01000000001XXX001100000001XX0010000000001X00011.3邏輯電路圖二、詳細(xì)設(shè)計(jì)2.1創(chuàng)建項(xiàng)目2.2VHDL文本設(shè)計(jì)語(yǔ)言輸入2.3編譯功能界面2.4編譯成功三、程序功能調(diào)試3.1進(jìn)入波形仿真功能3.2給定輸入信號(hào)3.3生成波形圖一、T觸發(fā)器的功能1.1函數(shù)表達(dá)式1.2函數(shù)真值表1.3邏輯電路圖二、詳細(xì)設(shè)計(jì)2.1創(chuàng)建項(xiàng)目2.2VHDL文本設(shè)計(jì)語(yǔ)言輸入2.3編譯功能界面2.4編譯成功三、程序調(diào)試3.1進(jìn)入波形仿真功能3.2給定輸入信號(hào)3.3生成波形圖四、總結(jié)五、附件5.1參考書目5.2源程序代碼一、T觸發(fā)器的功能T觸發(fā)器的特征方程Qn+1=T+Qn,T=0時(shí),時(shí)鐘信號(hào)到達(dá)后狀態(tài)保持不變;T=1時(shí)每來(lái)一個(gè)時(shí)鐘信號(hào)它的狀態(tài)就會(huì)翻轉(zhuǎn)一次,具有翻轉(zhuǎn)功能。在數(shù)電中常用來(lái)構(gòu)成計(jì)數(shù)器。1.1:函數(shù)表達(dá)式Qn+1=T+Qn1.2:函數(shù)真值表TQn+10Qn11.3:邏輯電路圖二、詳細(xì)設(shè)計(jì)2.1創(chuàng)建項(xiàng)目2.2VHDL文本設(shè)計(jì)語(yǔ)言輸入2.3編譯功能界面2.4編譯成功三、程序功能調(diào)試3.1進(jìn)入波形仿真功能3.2給定輸入信號(hào)3.3生成波形圖四:總結(jié)一周的課程設(shè)計(jì)結(jié)束了,在這次課程設(shè)計(jì)中檢驗(yàn)了我平時(shí)學(xué)習(xí)的知識(shí),在這一周中發(fā)現(xiàn)自己有很多知識(shí)還不能融會(huì)貫通,但是在設(shè)計(jì)過程中,讓我學(xué)會(huì)了合作學(xué)會(huì)了與他人相處。程設(shè)計(jì)是我們專業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練,是我們邁向社會(huì),從事職業(yè)工作前一個(gè)必不可少的過程,“千里之行始于足下”,通過這次課程設(shè)計(jì),我深深體會(huì)了這句話。在這次設(shè)計(jì)中遇到了很多實(shí)際性的問題,在實(shí)際設(shè)計(jì)中才發(fā)現(xiàn),書本上理論性的東西與在實(shí)際運(yùn)用中的還是有一定的出入的,所以有些問題不但要深入地理解,而且要不斷地更正以前的錯(cuò)誤思維。一切問題必須要靠自己一點(diǎn)一滴的解決,而在解決的過程當(dāng)中你會(huì)發(fā)現(xiàn)自己在飛速的提升。對(duì)于教材管理系統(tǒng),其程序是比較簡(jiǎn)單的,主要是解決程序設(shè)計(jì)中的問題,而程序設(shè)計(jì)是一個(gè)很靈活的東西,它反映了你解決問題的邏輯思維和創(chuàng)新能力,它才是一個(gè)設(shè)計(jì)的靈魂所在。因此在整個(gè)設(shè)計(jì)過程中大部分時(shí)間是用在程序上面的。很多子程序是可以借鑒書本上的,但怎樣銜接各個(gè)子程序才是關(guān)鍵的問題所在,這需要對(duì)系統(tǒng)的結(jié)構(gòu)很熟悉。因此可以說(shuō)系統(tǒng)的設(shè)計(jì)是軟件和硬件的結(jié)合,二者是密不可分的。通過這次課程設(shè)計(jì)我也發(fā)現(xiàn)了自身存在的不足之處,雖然感覺理論上已經(jīng)掌握,但在運(yùn)用到實(shí)踐的過程中仍有意想不到的困惑,經(jīng)過一番努力才得以解決。
這也激發(fā)了我今后努力學(xué)習(xí)的興趣,我想這將對(duì)我以后的學(xué)習(xí)產(chǎn)生積極的影響。其次,這次課程設(shè)計(jì)讓我充分認(rèn)識(shí)到團(tuán)隊(duì)合作的重要性,只有分工協(xié)作才能保證整個(gè)項(xiàng)目的有條不絮。另外在課程設(shè)計(jì)的過程中,當(dāng)我們碰到不明白的問題時(shí),指導(dǎo)老師總是耐心的講解,給我們的設(shè)計(jì)以極大的幫助,使我們獲益匪淺。通過這次設(shè)計(jì),我懂得了學(xué)習(xí)的重要性,了解到理論知識(shí)與實(shí)踐相結(jié)合的重要意義,學(xué)會(huì)了堅(jiān)持、耐心和努力,這轉(zhuǎn)載自讀后感將為自己今后的學(xué)習(xí)和工作做出了最好的榜樣。我覺得作為一名軟件工程專業(yè)的學(xué)生,這次課程設(shè)計(jì)是很有意義的。更重要的是如何把自己平時(shí)所學(xué)的東西應(yīng)用到實(shí)際中。雖然自己對(duì)于這門課懂的并不多,很多基礎(chǔ)的東西都還沒有很好的掌握,覺得很難,也沒有很有效的辦法通過自身去理解,但是靠著這一個(gè)多禮拜的“學(xué)習(xí)”,在小組同學(xué)的幫助和講解下,漸漸對(duì)這門課逐漸產(chǎn)生了些許的興趣,自己開始主動(dòng)學(xué)習(xí)并逐步從基礎(chǔ)慢慢開始弄懂它。計(jì)算機(jī)與通信學(xué)院課程設(shè)計(jì)評(píng)分表課題名稱:任務(wù)一10-4線優(yōu)先編碼器任務(wù)二T觸發(fā)器的設(shè)計(jì)項(xiàng)目評(píng)價(jià)設(shè)計(jì)方案的合理性與創(chuàng)造性設(shè)計(jì)與調(diào)試結(jié)果設(shè)計(jì)說(shuō)明書的質(zhì)量答辯陳述與回答問題情況課程設(shè)計(jì)周表現(xiàn)情況綜合成績(jī)教師簽名:日期:五:附錄5.1:參考書目1
EDA技術(shù)與VHDL程序開發(fā)基礎(chǔ)教程雷伏容,李俊,尹霞
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VHDL電路設(shè)計(jì)技術(shù)王道憲賀名臣_x001D_劉偉
國(guó)防工業(yè)出版社
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VHDL實(shí)用技術(shù)潘松,王國(guó)棟
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2000
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VHDL語(yǔ)言100例詳解北京理工大學(xué)ASIC研究所
7-900625
7-900625-02-X
1999
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VHDL編程與仿真王毅平等
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VHDL程序設(shè)計(jì)教程邢建平_x001D_曾繁泰
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VHDL電路設(shè)計(jì)雷伏容
清華大學(xué)出版社
7-302-14226-2
2006
TN702/1855.2:T觸發(fā)器的源代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcdff1IS PORT(t:INSTD_LOGIC;/輸入cp:INSTD_LOGIC;/時(shí)針q:OUTSTD_LOGIC;/輸出qnot:OUTSTD_LOGIC);ENDcdff1;ARCHITECTUREdataflowOFcdff1ISSIGNALq_temp:std_logic;BEGINPROCESS(cp)BEGINIF(cp'EVENTANDcp='1')THEN/當(dāng)時(shí)針存在并為時(shí)/IF(t='1')THENq_temp<=NOTq_temp;/進(jìn)行翻轉(zhuǎn)/ELSEq_temp<=q_temp;ENDIF;ENDIF;ENDPROCESS;q<=q_temp;qnot<=NOTq_temp;ENDdataflow;5.3:10-4線優(yōu)先編碼器源代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcypriority_encoderIS PORT( datain:INSTD_LO
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