FPGA設(shè)計頻率的計算方法

FPGA設(shè)計頻率的計算方法我們的設(shè)計需要多大容量的芯片？我們的設(shè)計能跑多快？這是經(jīng)常困擾工程師的兩個問題。對于前一個問題，我們可能還能先以一個比較大的芯片實現(xiàn)原型，待原型完成再選用大小合適的芯片實現(xiàn)。對于后者，我們需要一個比較精確的預估，我們的設(shè)計能跑50M，100M還是133M？首先讓我們先來看看Fmax是如何計算出來的。圖（1）是一個通用的模型用來計算FPGA的。我們可以看出，F(xiàn)max受Tsu，Tco，Tlogic和Troute四個參數(shù)影響。（由于使用FPGA全局時鐘，時鐘的抖動在這里不考慮）。時鐘周期T=Tco+Tlogic+Troute+Tsu時鐘頻率Fmax=1/Tmax其中：Tco：D觸發(fā)器的輸出延時Tlogic：組合邏輯延時Troute：布線延時Tsu：D觸發(fā)器的建立時間

圖（1）時鐘周期的計算模型由圖（1）可以看出，在影響Fmax的四個參數(shù)中，由于針對某一個器件Tsu和Tco是固定的，因此我們在設(shè)計中需要考慮的參數(shù)只有兩個Tlogic和Troute.通過良好的設(shè)計以及一些如Pipeline的技巧，我們可以把Tlogic和Troute控制在一定的范圍內(nèi)。達到我們所要求的Fmax.經(jīng)驗表明一個良好的設(shè)計，通?？梢詫⒔M合邏輯的層次控制在4層以內(nèi)，即（LutLevels《=4）。而LutLevels（組合邏輯的層次）將直接影響Tlogic和Troute的大小。組合邏輯的層次多，則Tlogic和Troute的延時就大，反之，組合邏輯的層次少，則Tlogic和Troute的延時就小。讓我們回過頭來看看Xilinx和Altera的FPGA是如何構(gòu)成的。是由LogicCell（Xilinx）或LogicElement（Altera）這一種基本結(jié)構(gòu)和連接各個LogicCell或LogicElement的連線資源構(gòu)成。無論是LogicCell還是LogicElement，排除其各自的特點，取其共性為一個4輸入的查找表和一個D觸發(fā)器。如圖（2）所示。而任何復雜的邏輯都是由此基本單元復合而成。圖（3）。上一個D觸發(fā)器的輸出到下一個D觸發(fā)器的輸入所經(jīng)過的LUT的個數(shù)就是組合邏輯的層次（LutLevels）。因此，電路中用于實現(xiàn)組合邏輯的延時就是所有Tlut的總和。在這里取LutLevels=4。故Tlogic=4*Tlut。

圖（2）FPGA基本邏輯單元

圖（3）復雜組合邏輯的實現(xiàn)解決的Tlogic以后，我們來看看Troute如何來計算。由于Xilinx和Altera在走線資源的設(shè)計上并不一樣，并且Xilinx沒有給出布線延時的模型，因此更難于分析，不過好在業(yè)內(nèi)對布線延時與邏輯延時的統(tǒng)計分析表明，邏輯延時與布線延時的比值約為1:1到1:2.由于我們所選用的芯片大量的已經(jīng)進入0.18um和0.13um深亞微米的工藝，因此我們?nèi)∵壿嬔訒r與布線延時的比值為1:2.Troute=2*TlogicTmax=Tco+Tlogic+Troute+Tsu=Tco+Tsu+3*Tlogic=Tco+Tsu+12*Tlut下表是我們常用的一些Xilinx和Altera器件的性能估算。我們選取的是各個系列中的最低的速度等級。由于Altera的APEX，APEXII系列器件的不同規(guī)模的參數(shù)不同，我們選取EP20K400E和EP2A15作代表。

Tsu(ns)Tco(ns)Tlut(ns)FmaxSpartentII-96MVirtexE-60.631.00.47137MVirtexII-40.370.570.44160MVirtexIIPro-50.290.400.37193MAPEXE-3#0.230.321.0179MAPEXII-9##0.330.230.7