數(shù)字電子技術(shù)（第五版） 課件全套 羅笑冰 第0-8章 數(shù)字邏輯概論- 數(shù)模與模數(shù)轉(zhuǎn)換電路

第0章數(shù)字邏輯設(shè)計概論兩類信號模擬信號數(shù)字信號幅度和相位都連續(xù)的信號，或著說是幅度和時間方面都連續(xù)的信號幅度和相位都離散的信號，或著說是幅度和時間方面都離散的信號1.模擬信號與數(shù)字信號兩類信號模擬信號數(shù)字信號幅度和相位都連續(xù)的信號，或著說是幅度和時間方面都連續(xù)的信號幅度和相位都離散的信號，或著說是幅度和時間方面都離散的信號1.模擬信號與數(shù)字信號過渡信號時間連續(xù)、幅值離散的信號；或時間離散、幅值連續(xù)的信號兩類信號模擬信號數(shù)字信號幅度和相位都連續(xù)的信號，或著說是幅度和時間方面都連續(xù)的信號幅度和相位都離散的信號，或著說是幅度和時間方面都離散的信號兩類電路模擬電路數(shù)字電路工作在模擬信號下的電子電路工作在數(shù)字信號下的電子電路1.模擬信號與數(shù)字信號◆在數(shù)碼技術(shù)中一般都采用二進制：0和1；◆數(shù)字電路易于集成化；◆抗干擾能力強，精度高，邏輯關(guān)系確定，電路調(diào)試方便；◆易保存，保密性好；◆通用性好，可采用標準化的邏輯部件來構(gòu)成各種各樣的數(shù)字系統(tǒng)，而且是很多電子系統(tǒng)的改進和升級的方向。

簡單地說，數(shù)字電子技術(shù)是一門研究數(shù)字信號的編碼、運算、記憶、計數(shù)、存儲、測量和傳輸?shù)目茖W技術(shù)。數(shù)字電子技術(shù)有以下特點：2.數(shù)字電子技術(shù)的特點

數(shù)字電路在研究的對象和方法上都跟模擬電路有很大的不同，表1把它們作了一個簡單的對比。表1模擬電路與數(shù)字電路的比較內(nèi)

容模擬電路數(shù)字電路工作信號

模擬信號數(shù)字信號管子工作狀態(tài)

放大狀態(tài)飽和導通或截止（開關(guān)）基本單元電路

放大器邏輯門、觸發(fā)器研究對象放大性能邏輯功能基本分析方法圖解法、微變等效電路法真值表、卡諾圖、狀態(tài)轉(zhuǎn)換圖、布爾代數(shù)EDA分析方法PSpice、orCAD、Multisim等HDL、MAXplusII、QuartusII等2.數(shù)字電路的特點按照邏輯功能的不同特點：組合邏輯電路任一時刻的輸出僅與該時刻的輸入信號有關(guān)，而與電路原有的輸出狀態(tài)無關(guān)。時序邏輯電路任一時刻的輸出狀態(tài)不僅與該時刻的輸入狀態(tài)有關(guān)，還與電路原有的輸出狀態(tài)有關(guān)。數(shù)字邏輯電路3.數(shù)字電路的分類表2數(shù)字集成電路按集成度分類按照數(shù)字電路集成度的不同，邏輯電路通常分為SSI、MSI、LSI、VLSI及至ULSI、GSI、SOC等。工藝SSIMSILSIVLSIULSIGSISoC元件數(shù)＜102102~103103~104104~106106~107＞107＞5×107門數(shù)＜1010~102102~103103~105105~106＞106＞5×106年代1961196619711980199020002003典型產(chǎn)品集成門觸發(fā)器計算器加法器8bMCUROMRAM16-32bitMCUDSPP3CPUP4CPU4.數(shù)字系統(tǒng)與產(chǎn)品實例門電路和觸發(fā)器；集成電路；可編程邏輯器件和超大規(guī)模專用集成電路數(shù)字系統(tǒng)的發(fā)展公式法/卡諾圖化簡計算機輔助設(shè)計硬件描述語言（HDL）軟件綜合與仿真數(shù)字系統(tǒng)設(shè)計技術(shù)的發(fā)展綜合考慮邏輯功能和電路性能5.數(shù)字電路及其設(shè)計技術(shù)的發(fā)展1.可編程邏輯器件的發(fā)展歷史通用型邏輯功能簡單，且固定不變，具有很強的通用性，如74系列、CC4000系列等；搭建復雜數(shù)字系統(tǒng)時體積、重量、功耗等均較大專用型數(shù)字集成電路為某種專門用途設(shè)計的集成電路，即ASIC，能減小體積、重量、功耗等，提高可靠性；用量不大時，設(shè)計及制作成本高、周期長邏輯功能特點可編程邏輯器件（PLD）可編程邏輯器件(ProgrammableLogicDevice，簡稱PLD)

，是20世紀70年代發(fā)展起來的一種通用大規(guī)模集成電路，主要應(yīng)用于LSI和VLSI電路設(shè)計中，它采用軟件和硬件相結(jié)合的方法設(shè)計所需功能的數(shù)字系統(tǒng)。

PLD雖然是一種通用器件，但其邏輯功能是由用戶通過器件編程來設(shè)定的，用戶可將一個數(shù)字系統(tǒng)集成在一片PLD上，做成片上系統(tǒng)（SystemonChip,SoC）。(1)PLD硬件發(fā)展歷史

20世紀70年代初期，出現(xiàn)了可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(EEPROM)等；

70年代末和80年代初中期，出現(xiàn)了可編程邏輯器件(PLD)，此階段典型的PLD一般均由一個“與”門和一個“或”門陣列組成，如：PAL(可編程陣列邏輯)GAL(通用陣列邏輯)PLA（可編程邏輯陣列）(1)PLD硬件發(fā)展歷史

80年代中后期，出現(xiàn)了高集成密度PLD，如：EPLD(可擦除可編程邏輯器件)CPLD(復雜可編程邏輯器件)FPGA（現(xiàn)場可編程門陣列）目前，PLD的發(fā)展趨勢是高速、高密、靈活和更強的功能、更高的性能。PROM：與陣列固定、或陣列可編程PLA：與陣列和或陣列均可編程PAL：與陣列可編程、或陣列固定GAL：具有可編程輸出邏輯宏單元(OLMC)SPLDCPLDFPGA：一個芯片上集成多個可編程的互連SPLD

：現(xiàn)場可編程門陣列（非“與-或陣列”）(2)PLD硬件分類及特點(3)PLD軟件發(fā)展歷史用于PLD編程的開發(fā)系統(tǒng)包括硬件和軟件兩部分，硬件部分包括計算機和專門的編程器，軟件部分有各種編程軟件，這些軟件功能強大，編程簡單，一般均可在PC機上運行；新一代在系統(tǒng)可編程(insystemprogrammable,isp)器件的編程更為簡單，編程時只需將計算機運行產(chǎn)生的編程數(shù)據(jù)直接寫入PLD即可。二、硬件描述語言

應(yīng)用硬件描述語言設(shè)計數(shù)字系統(tǒng)的優(yōu)點是：（1）用HDL描述電路的行為或結(jié)構(gòu)，實現(xiàn)細節(jié)由軟件自動完成，從而減少了工作量，縮短了設(shè)計周期；（2）硬件描述與具體的實現(xiàn)工藝無關(guān)，因而代碼重用(Code-Reuse)率比原理圖設(shè)計方法高。硬件描述語言(Hardware

Description

Language,簡稱為HDL)是用形式化方法來描述數(shù)字電路行為與結(jié)構(gòu)的計算機語言。常用的硬件描述語言：1.VerilogHDL;

2.VHDL;3.SystemVerilog；4.SystemC。（1）能夠形式化抽象地描述電路的行為和結(jié)構(gòu)；（2）支持層次化描述；（3）借用高級語言來描述電路的行為；（4）具有電路仿真與驗證機制以測試設(shè)計的正確性；（5）支持電路描述由高層次到低層次的綜合轉(zhuǎn)換；（6）硬件描述和實現(xiàn)工藝無關(guān)；（7）便于文檔管理；（8）易于理解和重用。1.VerilogHDL和VHDL共同的特點：（1）VerilogHDL語法相對自由，而VHDL基于ADA語言開發(fā)，語法嚴謹；（2）VerilogHDL是易學易用，具有廣泛的設(shè)計群體。（3）VerilogHDL在系統(tǒng)級描述方面比VHDL略差一些，而在門級、開關(guān)級電路描述方面強得多。但是，隨著SystemVerilog產(chǎn)生和發(fā)展，VerilogHDL在系統(tǒng)級描述方面的能力大大增強。2.VerilogHDL和VHDL對比：SystemVerilog在VerilogHDL的基礎(chǔ)上，進一步擴展了VerilogHDL語言的功能，提高了Verilog的抽象建模的能力。另一個顯著特點是能夠和芯片驗證方法學結(jié)合在一起，作為實現(xiàn)方法學的一種語言工具，大大增強模塊復用性、提高芯片開發(fā)效率，縮短開發(fā)周期。3.

SystemVerilog三、EDA軟件Intel公司的集成開發(fā)環(huán)境有原Altera公司早期的MAX+plusII和目前廣泛使用的QuartusII。Xilinx公司的集成開發(fā)環(huán)境有廣泛使用的ISE和支持“AllProgrammable”概念的新版軟件Vivado。1.集成開發(fā)環(huán)境

集成開發(fā)環(huán)境（IntegratedDevelopmentEnvironment，簡稱IDE）是可編程邏輯器件廠商，如Intel、Xilinx、Lattice和Actel等，針對自己公司的器件提供的集成開發(fā)環(huán)境，支持從設(shè)計輸入，編譯、綜合與適配，以及編程與配置等開發(fā)流程的全部工作。目前，多數(shù)PLD廠商提供的IDE支持第三方仿真工具，例如，在Intel公司的QuartusII集成開發(fā)環(huán)境中，可以調(diào)用Modelsim或者Active-HDL進行仿真分析。仿真軟件用于對HDL設(shè)計進行仿真測試，以檢查邏輯設(shè)計的正確性，包括布局布線前的功能仿真和布局布線后的、包含了門延時和布線延時等信息的時序仿真。目前廣泛應(yīng)用的仿真軟件有Mentor公司的Modelsim和Aldec公司的Active-HDL等。2.仿真軟件目前，業(yè)界流行的FPGA綜合工具有Synplicity公司（已經(jīng)被Synopsys公司收購）的SynplifyPro以及Altera公司的QuartusII和Xilinx公司的XST，ASIC綜合工具有Synopsys公司的DesignCompilerII和Candence公司的RTLCompiler。

綜合工具用于將HDL或者其它方式描述的設(shè)計電路轉(zhuǎn)換成能夠在可編程邏輯器件或者ASIC中實現(xiàn)的網(wǎng)表文件，是由軟件設(shè)計轉(zhuǎn)換成硬件實現(xiàn)的關(guān)鍵環(huán)節(jié)。3.綜合工具STEP-MXO-C小腳丫開發(fā)板（Lattice）1.開發(fā)環(huán)境LatticeDiamond（需要下載軟件并安裝、破解，大概2G左右）小腳丫W(wǎng)ebIDE在線編譯（需要網(wǎng)絡(luò)，/）2.開發(fā)語言VerilogHDLVHDL圖形輸入按提示注冊完后登錄3.在線編譯操作方法/注冊創(chuàng)建項目創(chuàng)建項目項目名稱設(shè)備型號項目標簽描述權(quán)限輸入項目信息新建文件輸入VerilogHDL代碼，單擊【保存】單擊【邏輯綜合】等待編譯和綜合完成，如有錯誤需要回到設(shè)計文件進行修改點擊【管腳分配】，在想要分配的管腳處單擊即可彈出選擇管腳對話框點擊【FPGA映射】，完成管腳映射點擊【文件下載】課后作業(yè)1.進入/小腳丫網(wǎng)站熟悉在線開發(fā)環(huán)境2.進入/下載Diamond到本地3.

熟悉新建項目至下載整個流程的操作4.復習“數(shù)制”內(nèi)容（SPOC視頻第1講）課后作業(yè)1.通過百度網(wǎng)盤下載并安裝Vivado（鏈接：/s/1YopNkXXrocmOAxSq2g-0WQ提取碼：0414）2.到實驗中心拷貝Vivado安裝軟件

所謂數(shù)制（

NumberSystems），是指多位數(shù)碼中每一位的構(gòu)成方法以及從低位到高位的進位規(guī)則。數(shù)字系統(tǒng)中經(jīng)常使用的數(shù)制有：◆十進制(D:Decimal)◆二進制(B:Binary)◆八進制(O:Octal)◆十六進制(H:Hexadecimal)等一、數(shù)制數(shù)制基數(shù)數(shù)碼計數(shù)規(guī)則一般表達式計算機中英文表示十進制100~9逢十進一D二進制20、1逢二進一B八進制80~7逢八進一O十六進制160~9、ABCDEF逢十六進一HN進制N0~（N-1）逢N進一表1各進制特點對照表表2不同進制數(shù)的對照舉例十進制（D）二進制（B）八進制（O）十六進制（H）0000000010001011200100223001103340100044501010556011006670111077810001089100111910101012A11101113B12110014C13110115D14111016E15111117F1.各種進制轉(zhuǎn)換為十進制

例：二、數(shù)制間的轉(zhuǎn)換

（1）十進制二進制①整數(shù)部分的轉(zhuǎn)換：（除基取余，逆序排列）例：（41）10=（）210100141÷2=20..........................120÷2=10..........................010÷2=5..........................05÷2=2..........................12÷2=1..........................01÷2=0..........................1解：why？2.十進制轉(zhuǎn)換為其他進制

【證明-整數(shù)規(guī)則】假定十進制整數(shù)為(S)10，其等值的二進制數(shù)為(knkn-1…k0)2，則可知：上式表明，若將(S)10÷2，則得到的商為kn2n-1+kn-12n-2+…+k1，而余數(shù)即k0。(S)10=kn2n+kn-12n-1+…k121+k020=2×(kn2n-1+kn-12n-2+…+k1)+k0（式-1）若將(S)10÷2的商進行下列變換：Kn2n-1+kn-12n-2+…k1

=2×(kn2n-2+kn-12n-3+…+k2)+k1（式-2）將（式-2

）再÷2，則可得余數(shù)k1。依次類推，可得二進制整數(shù)的每一位，且最后得到的是最高位。②小數(shù)部分的轉(zhuǎn)換：（乘基取整，順序排列）例：（0.39)10=()2+e0.01100011解：0.39×2=0.78..........................00.78×2=1.56..........................10.56×2=1.12..........................10.12×2=0.24..........................00.24×2=0.48..........................00.48×2=0.96..........................00.96×2=1.92..........................10.92×2=1.84..........................1why？

【證明-小數(shù)規(guī)則】假定十進制小數(shù)為(S)10，其等值的二進制數(shù)為(0.k-1k-2…k-m)2，則可知：(S)10=k-12-1+k-22-2+…k-m+12-m+1+k-m2-m（式-1）將上式兩邊同時×2得到：2(S)10=k-1+（k-22-1+…k-m+12-m+2+k-m2-m+1）（式-2）由（式-2）可知將(S)10×2所得乘積的整數(shù)部分即k-1。同理，將（式-2）的小數(shù)部分再×2又可得到：2(k-22-1+…k-m+12-m+2+k-m2-m+1）=k-2+(k-32-1+…+k-m2-m+2）（式-3）亦即乘積的整數(shù)部分就是k-2.依次類推，可得二進制小數(shù)的每一位，且最先得到的是最高位。（2）十進制任意進制將十進制轉(zhuǎn)換為R進制的方法：整數(shù)部分采用基數(shù)(R)除法，即除基（R）取余，逆序排列；小數(shù)部分采用基數(shù)（R）乘法，即乘基（R）取整，順序排列。153÷8=19………119÷8=2………32÷8=0………20.8125×8=6.5…60.5×8=4.0…4

3、二進制與八進制之間的轉(zhuǎn)換

（1）二進制→八進制

把二進制數(shù)從小數(shù)點開始分別向右和向左分成三位一組，每組便是一位八進制；若不能正常構(gòu)成三位一組，則在二進制整數(shù)部分高位添零或在小數(shù)點低位添零來補足三位一組。

例（2）八進制→二進制將各八進制數(shù)按位展成三位二進制數(shù)即可。

例

4、二進制與十六進制之間的轉(zhuǎn)換

（1）二進制→十六進制

把二進制數(shù)從小數(shù)點開始分別向右和向左分成四位一組，每組便是一位十六進制數(shù)；若不能正常構(gòu)成四位一組，則在二進制整數(shù)部分高位添零或在小數(shù)點低位添零來補足四位一組。（2）十六進制→二進制將各十六進制數(shù)按位展成四位二進制數(shù)即可。5、八進制與十六進制之間的轉(zhuǎn)換通過二進制作中介。

1、(1011101000.011)2=([填空1])16(3????.??)16=([填空2])2作答填空題10分

作答填空題10分3、請進行如下數(shù)制轉(zhuǎn)換：（37.125）10=([填空1])2=(

[填空2])16作答正常使用填空題需3.0以上版本雨課堂填空題2分知識鞏固—數(shù)制及數(shù)制轉(zhuǎn)換十進制(D:Decimal)二進制(B:Binary)八進制(O:Octal)十六進制(H:Hexadecimal)等數(shù)字系統(tǒng)中經(jīng)常使用的數(shù)制十進制R進制整數(shù)：除R取余，逆序排列小數(shù)：乘R取整，順序排列二進制八進制（十六進制）從小數(shù)點起，3位(4位)一組，每組便是1位八(十六)進制；若不夠一組，則在二進制整數(shù)部分高位添零或在小數(shù)點低位添零來補足3(4)位一組。

（1）在數(shù)字電路中，1位二進制數(shù)碼的0和1不僅可以表示數(shù)量的大小，而且可以表示兩種不同的邏輯狀態(tài)：◆當兩個二進制數(shù)碼表示兩個數(shù)量大小時，它們之間的數(shù)值運算稱為算術(shù)運算；◆當兩個二進制數(shù)碼表示不同的邏輯狀態(tài)時，它們之間可以按照某種因果關(guān)系進行所謂的邏輯運算（后續(xù)章節(jié)講解）。1.二進制數(shù)的算術(shù)運算及正負數(shù)表示法二進制正負數(shù)及其表示0例：兩個二進制數(shù)1001和0101的算術(shù)運算有：◆

二進制數(shù)的算術(shù)運算的特點：

★

二進制數(shù)的乘法運算可以通過若干次的“被乘數(shù)（或0）左移1位”和“被乘數(shù)（或0）與部分積相加”這兩種操作來完成；

★

二進制數(shù)的除法運算可以通過若干次的“除數(shù)右移1位”和“從被除數(shù)或余數(shù)中減去除數(shù)”這兩種操作來完成。

若能將減法操作轉(zhuǎn)換成某種形式的加法操作，則“加”、“減”、“乘”、“除”運算全部可以用“移位”（Shift）和“加法”（Adder）兩種操作來實現(xiàn)了。（2）二進制正負數(shù)的表示法在數(shù)字電路和數(shù)字電子計算機中，二進制數(shù)的正、負號也用“0”和“1”表示。一般，正號用“0”表示，負號用“1”表示。按字節(jié)（8bit）寫出十進制數(shù)（+25）、（-25）、（+45.25）、（-0.25）的帶符號位的二進制數(shù)表示。(+25)10=00011001(-25)10=10011001(+45.25)10=00101101.01000000(-0.25)10=1.01000002.二進制數(shù)補碼及其運算（1）二進制數(shù)正負數(shù)三種表示法

在數(shù)字電路中，二進制正負數(shù)的表示法有原碼(Sign-magnitude)、反碼(One’sComplement)和補碼(Two’s

Complement)三種表示法?！粼a表示：

二進制的原碼與真值有直接的對應(yīng)關(guān)系，即用二進制的最高位表示符號，且0表示正，1表示負，其余各位用以表示絕對值，并稱數(shù)值位，構(gòu)成帶符號的二進制數(shù)，這種表示方法稱為原碼。例：

(+45)10=(00101101)2(-45)10=(

10101101

)2◆反碼表示：

反碼也稱為1的補碼，其表示方法如下：例:n=8時：（+45）反=（00101101）2

（-45）反=（11010010）2

式中，N為真值，n為二進制編碼的位數(shù)。

顯然，正數(shù)的反碼等于其原碼；而負數(shù)的反碼則可以保留其符號位，將原碼的數(shù)值位按位求反得到?！粞a碼表示：

補碼也稱為2的補碼，其表示方法如下：例:n=8時：（+45）補=（00101101）2

（-45）補=（11010011）2

式中，N為真值，n為二進制編碼的位數(shù)。

顯然，正數(shù)的補碼等于其原碼；而負數(shù)的補碼則可以保留其符號位，將其反碼再末位+1得到?！魧φ龜?shù)而言，三種表示法相同即符號位為0，位于首位，隨后是二進制數(shù)的絕對值，即均為原碼。

◆而對負數(shù)而言，三種表示法是不一樣的。①原碼表示法：符號位“1”+二進制數(shù)絕對值數(shù)值②反碼表示法：符號位“1”+數(shù)值位按位取反③補碼表示法：反碼+“1”（末位）小結(jié)——

如：

[[X]反]反＝[X]原

[[X]補]補＝[X]原

[X]反+[Y]反=[X+Y]反

[X]補+[Y]補=[X+Y]補why？思考

二進制反碼和補碼運算有哪些性質(zhì)？（2）二進制數(shù)補碼運算

在數(shù)字電路中，用原碼運算求兩個正數(shù)M和N的差值M-N時，首先要對減數(shù)和被減數(shù)進行比較，然后由大數(shù)減去小數(shù)，最后決定差值的符號，完成這個運算，電路復雜，速度慢。所以常用補碼來實現(xiàn)減法運算。

設(shè)A和B依次為被加數(shù)（或被減數(shù)）和加數(shù)（或減數(shù)），用補碼實現(xiàn)加/減運算的步驟如下：Step1.

把A與B（減法時為-B）均表示成補碼形式；Step2.

兩個補碼相加，且把符號位也看成二進制的最高位參與運算；Step3.

若和數(shù)的最高位有進位，將該進位舍棄。試用補碼運算求21-26=？，字長為8位。[+21]補=00010101[-26]補=11100110且00010101

+1110011011111011即：[+21-26]補=[+21]補+[-26]補=11111011所以：[[+21-26]補]補=[11111011]補=(10000101)2=（-5）10數(shù)字電路中，補碼加法器框圖如右圖所示：圖1補碼加法器框圖

若能將減法操作轉(zhuǎn)換成某種形式的加法操作，則二進制數(shù)的“加”、“減”、“乘”、“除”運算全部可以用“移位”（Shift）和“加法”（Adder）兩種操作來實現(xiàn)了。

用文字、符號或數(shù)碼表示特定對象的過程稱為編碼(Coding)。數(shù)字電路中常用的是二進制編碼。N位二進制代碼有2N

個狀態(tài)，可以表示2N

個對象。一、碼制概述Asystemofrepresentationofnumeric,alphabetsorspecialcharacters

inabinaryformforprocessingandtransmissionusingdigitaltechniques.Codes（碼制）即用數(shù)字技術(shù)來處理和傳輸?shù)囊远M制形式表示數(shù)字、字母或特殊符號的系統(tǒng)。碼制應(yīng)用實例●中文漢字——“啊”對應(yīng)的國家標準信息交換漢字編碼為：1601H，即0001011000000001；●英文字母——“M”對應(yīng)的美國信息交換標準編碼為：4DH，即01001101；●證件編碼——如身份證號、護照號、學號、工號等；●通訊編碼——如手機號、QQ號、微信編碼等；數(shù)字系統(tǒng)中經(jīng)常使用的碼制有二—十進制（BinaryCodedDecimal）格雷碼（GrayCode）誤差檢驗碼（Error-detectingCodes）糾錯碼（Error-correctingCodes）字符、數(shù)字代碼（AlphanumericCodes）BCD(BinaryCodedDecimal)碼是一種至少用四位二進制編碼表示一位十進制數(shù)的代碼。BCD碼僅表示十進制數(shù)的十個數(shù)碼，即0~9，所以有些碼是禁用碼。BCD碼的特點：◆BCD碼是用二進制碼表示十進制0-9這十個狀態(tài);◆BCD碼是一種人為選定的代碼，有許多種編碼方案：◆有些BCD碼為恒權(quán)碼，如：8421、2421、5421碼等;◆有些BCD碼為變權(quán)碼，如：余3碼、余3循環(huán)碼等。二、常用編碼1.二-十進制碼（BCD）幾種常見的二-十進制碼編碼種類十進制數(shù)二進制8421-BCD2421-BCD余3碼余3循環(huán)碼012345678900000001001000110100010101100111100010010000000100100011010001010110011110001001000000010010001101001011110011011110111100110100010101100111100010011010101111000010011001110101010011001101111111101010權(quán)84212421非恒權(quán)碼變權(quán)碼8421碼+0011十進制4位二進制4位典型格雷碼000000000100010001200100011300110010401000110501010111601100101701110100810001100910011101101010111111101111101211001010131101101114111010011511111000表14位典型格雷碼與二進制碼余3循環(huán)碼2.格雷碼格雷碼是一種無權(quán)碼，其特點是任意兩個相鄰碼組之間只有一位碼元不同。典型的n位格雷碼中，0和最大數(shù)（2n-1）之間也只有一位碼元不同。因此它是一種循環(huán)碼。與普通二進制碼相比，格雷碼在傳輸過程中引起的誤差較小，因為相鄰碼組中僅有一位碼元不同，這樣可減小邏輯上的差錯，避免可能存在的瞬間模糊狀態(tài)，所以它是錯誤最小化代碼。

表2常用4位格雷碼與8421-BCD碼比較十進制數(shù)8421BCD碼典型格雷碼修改格雷碼格雷碼1格雷碼2000000000001000000000100010001011000010001200100011011100110011300110010010100100010401000110010001100110501010111110011100111601100101110110100101701110100111110110100810001100111010011100910011101101010001000B3B2B1B0G3G2G1G0

由于存在干擾，二進制信息在傳輸過程中會出現(xiàn)錯誤。為發(fā)現(xiàn)并糾正錯誤，提高數(shù)字設(shè)備的抗干擾能力，必須使代碼具有發(fā)現(xiàn)錯誤并糾正的能力，這種代碼稱為誤差檢驗碼（

Error-detectingCodes）。

最常用的誤差檢驗碼為奇偶校驗碼。它的編碼方法是在信息碼組外增加一位監(jiān)督碼元，增加監(jiān)督碼元后，使得整個碼組中“1”碼元的數(shù)目為奇數(shù)或為偶數(shù)。若為奇數(shù)，稱為奇校驗碼(Oddparity)；若為偶數(shù)，稱為偶校驗碼(Evenparity)。3.誤差檢驗碼(Error-detectingCodes)信息碼奇校驗碼偶校驗碼000001000000000100010000110001200100001010010300111001100011401000010010100501011010100101601101011000110701110011110111810000100011000910011100101001表38421BCD碼奇偶校驗碼示例奇/偶校驗碼工程示例：010010010110111…偶校驗數(shù)據(jù)發(fā)送端數(shù)據(jù)接收端01001

00100

10111…Error!奇/偶校驗碼的特點：奇偶校驗碼可以檢測單向單錯。奇偶校驗碼中，信息碼和校驗碼是可以分離的，故稱為可分離碼。無需任何附加電路可以從收到的奇偶校驗碼中取得信息碼，從而簡化了譯碼過程。

作答填空題5分–

1815.11~1864，英格蘭人，19世紀最重要的數(shù)學家之一–

1847年出版了《邏輯的數(shù)學分析》，第一次對符號邏輯貢獻–

1854年出版了《思維規(guī)律的研究》，全面介紹了邏輯代數(shù)誰家學霸兩百年——從布爾代數(shù)到人工智能布爾（GeorgeBoole）–

把邏輯簡化成極為容易和簡單的一種代數(shù)–

對適當材料的“推理”，轉(zhuǎn)化為公式表示的初等運算–

如今布爾發(fā)明的邏輯代數(shù)已經(jīng)成為純數(shù)學的一個主要分支布爾代數(shù)（邏輯代數(shù)）邏輯代數(shù)系統(tǒng)邏輯代數(shù)是一個由邏輯變量集K，常量0和1以及“與”、“或”、“非”3種基本運算構(gòu)成的一個封閉的代數(shù)系統(tǒng)，記為L={K,+,?,-,0,1}。它是一個二值代數(shù)系統(tǒng)。常量0和1表示真和假，無大小之分。

在邏輯代數(shù)中的變量稱為邏輯變量，通常用字母A、B、C等表示。邏輯變量的取值只有兩種：“1”或“0”。這里的“1”和“0”并不表示數(shù)量的大小，而是表示完全對立的兩種狀態(tài)。圖1“0”“1”含義√×一、三種基本運算1.邏輯變量與邏輯函數(shù)圖2舉重裁判電路如圖2所示為一個舉重裁判電路

若以邏輯變量作為輸入，以運算結(jié)果作為輸出，那么當輸入變量的取值確定之后，輸出的取值便隨之而定。因此，輸出與輸入之間乃是一種函數(shù)關(guān)系。這種函數(shù)關(guān)系稱為邏輯函數(shù)，寫作Y=F（A，B，C…)。

邏輯代數(shù)的基本運算有與(AND)、或(OR)、非(NOT)三種。它們各自的含義如圖3中（a）、（b）、（c）所示。

若把開關(guān)閉合作為條件，把燈亮作為結(jié)果，那么圖中的三個電路代表了三種不同的因果關(guān)系：邏輯與、邏輯或、邏輯非。圖3與、或、非說明電路2.邏輯代數(shù)中的三種基本運算邏輯與，也叫邏輯相乘：表示只有決定事物結(jié)果的全部條件同時具備時，結(jié)果才會發(fā)生。記作：Y=AANDB或Y=A·B或Y=AB。表2“與”邏輯真值表開關(guān)A的狀態(tài)開關(guān)B的狀態(tài)燈F的狀態(tài)斷開斷開不亮斷開閉合不亮閉合斷開不亮

閉合閉合亮表1“與”邏輯狀態(tài)表ABF000010100111國家標準符號國際標準符號邏輯或，也叫邏輯相加：表示決定事物結(jié)果的條件中只要有任何一個滿足，結(jié)果就會發(fā)生。記作:Y=AORB或Y=A+B。表4“或”邏輯真值表開關(guān)A的狀態(tài)開關(guān)B的狀態(tài)燈F的狀態(tài)斷開斷開不亮斷開閉合亮閉合斷開亮

閉合閉合亮表3“或”邏輯狀態(tài)表ABF000011101111國家標準符號國際標準符號邏輯非，也叫邏輯求反：表示只要條件具備了，結(jié)果就不會發(fā)生，否則結(jié)果一定發(fā)生。記做：或NOTA。表6“非”邏輯真值表開關(guān)A的狀態(tài)燈F的狀態(tài)斷開亮

閉合不亮表5“非”邏輯狀態(tài)表AF0110國家標準符號國際標準符號表7“與非”邏輯真值表1.與非（NAND）國家標準國際標準ABF001011101110表8“或非”邏輯真值表2.或非（NOR）ABF001010100110國家標準國際標準3.與或非（AND-NOR）國家標準國際標準

二.

常見的復合邏輯運算4位超前進位加法器74LS283的電路圖三、兩種特殊邏輯運算

1.異或運算輸入不同，輸出為1；輸入相同，輸出為0。AB000011101110表10“異或”邏輯真值表表達式為國家標準符號國際標準符號

三、兩種特殊邏輯運算

2.同或運算輸入相同，輸出為1；輸入不同，輸出為0。

AB001010100111表9“同或”邏輯真值表表達式為國際標準符號國家標準符號顯然，有

解答：由真值表對比不難推出：由歸納法可得出推論：偶數(shù)個變量同或的結(jié)果與異或的結(jié)果互非；奇數(shù)個變量同或的結(jié)果與異或的結(jié)果相等。ABCA⊙B⊙CA⊕B⊕C0000000111010110110010011101001100011111

3.異或運算應(yīng)用實例—數(shù)據(jù)加密加密數(shù)據(jù)輸出端明文：01001110101…1011101密鑰：10100010101…0100110密文：11101100000…1111011加密數(shù)據(jù)接收端密文：11101100000…1111011密鑰：10100010101…0100110明文：01001110101…1011101四、邏輯函數(shù)的描述方法邏輯表達式（logicfunction）真值表（truthtable）邏輯電路圖(logicdiagram)卡諾圖(KarnaughMap)波形圖/時序圖(waveform)語言描述（description）1.邏輯表達式（logicfunction）

用與、或、非等邏輯運算表示邏輯關(guān)系的代數(shù)式叫邏輯函數(shù)表達式或簡稱函數(shù)式。2.真值表（truthtable）

將輸入變量所有的取值對應(yīng)的輸出值找出來，列成表格，即可得真值表。（3）真值表還可作為判斷兩函數(shù)是否相等的依據(jù)。（2）同一邏輯函數(shù)的真值表具有唯一性。（1）所有的輸入的組合不可遺漏，也不可重復；輸入組合最好按二進制數(shù)遞增的順序排列（完整性）。列真值表時，需注意以下幾點：ABCY100000101001110010111011100000111ABCY200000101001110010111011100000111Y1=Y2，即A·(B+C)==A·B+A·C1：試列出Y1=A·(B+C)的真值表。2：試列出Y2=A·B+A·C的真值表。已知某邏輯函數(shù)的真值表如下所示，試寫出其邏輯函數(shù)式。ABCY00000101001110010111011101101001從真值表寫出邏輯函數(shù)的一般方法：找出真值表中使邏輯函數(shù)Y＝1的那些輸入變量取值的組合；每組輸入變量取值的組合對應(yīng)一個乘積項，其中取值為1的寫入原變量，取值為0的寫入反變量；將這些乘積項相或（加），即可得邏輯函數(shù)式。解：3.邏輯電路圖(logicdiagram)

用代表邏輯運算的邏輯門符號所構(gòu)成的邏輯關(guān)系圖形，叫邏輯電路圖，簡稱邏輯圖。

請畫出的邏輯電路圖。

4.卡諾圖(KarnaughMap)

卡諾圖是由美國工程師卡諾首先提出的一種用來描述邏輯函數(shù)的特殊方格圖。在這個方格圖中，每個小方格代表邏輯函數(shù)的一個最小項，而且?guī)缀蜗噜彽男》礁窬哂羞壿嬒噜徯?，即兩相鄰小方格所代表的最小項只有一個變量取值不同。5.波形圖/時序圖(waveform/timingdiagram)

指各個邏輯變量的邏輯值隨時間變化的規(guī)律圖。ABCY試畫出舉重裁判電路的波形圖。6.硬件語言描述7.各種描述方法相互轉(zhuǎn)換示例波形圖真值表對應(yīng)真值表輸入輸出CIABSCO0000000110010100110110010101011100111111邏輯電路圖邏輯函數(shù)表達式真值表

輸入輸出ABSCO0000011010101101五、基本公式和定理1.邏輯代數(shù)的公理

2.

邏輯代數(shù)的基本公式

AB0011011110111100

【證明】

由真值表的唯一性，可知：1.若兩個邏輯函數(shù)具有完全相同的真值表，則這兩個邏輯函數(shù)相等。證明以上定律的基本方法均采用真值表法。2.邏輯代數(shù)與普通代數(shù)是不同的。注3.

邏輯代數(shù)的常用公式（吸收律）

邏輯代數(shù)基本定律總結(jié)表定律名稱公式0－1律自等律重疊律互補律交換律結(jié)合律分配律還原律反演律吸收律（一）吸收率（二）吸收率（三）吸收率（四）（1）

代入定理

所謂代入定理，是指在任何一個包含變量A的邏輯等式中，若以另外一個邏輯式代入式中所有A的位置，則等式仍然成立。試用代入定理證明De.Morgan定理也適用于多變量的情況。即：4.

邏輯代數(shù)的三個重要規(guī)則

【證明】在前一講中，由真值表相等已證明兩變量De.Morgan定理成立，即有：令B=A2+A3，且將其代入式（3），依據(jù)代入定理，則有：（5）式說明（1）式的三變量De.Morgan定理也成立，以此類推，可知（1）式成立。同理可依據(jù)（4）式證明（2）式也成立?！咀C畢】

所謂反演定理，是指對于任意一個邏輯式Y(jié)，若將其中所有的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，則得到的結(jié)果就是。已知，求。（2）反演定理

【解】

ABCD提交單選題1分已知，求。依據(jù)反演定理規(guī)則可得Y的反演式：再用De.Morgan定理展開：使用反演定理求邏輯函數(shù)的反演式時，不在單個變量上的非號應(yīng)保留。

ABCD提交1.已知，求Y的反函數(shù)。

多選題5分若兩邏輯式相等，則它們的對偶式也相等，這就是對偶定理。

所謂對偶式，即：對于任何一個邏輯式Y(jié)，若將其中的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，則可得到一個新的邏輯式Y(jié)*，Y*即為Y的對偶式，或者Y與Y*互為對偶式。（3）對偶定理

依據(jù)對偶定理規(guī)則可得Y的對偶式：

再用De.Morgan定理展開：

2.已知，求Y的對偶式。

ABCD提交

多選題1分邏輯代數(shù)基本定律中的對偶定理定律名稱公式0－1律自等律重疊律互補律交換律結(jié)合律分配律還原律反演律吸收律（一）吸收率（二）吸收率（三）吸收率（四）證明該基本公式成立：

證明兩個邏輯式相等，有時可通過證明它們的對偶式相等來完成，因為有些情況下證明其對偶式相等更加容易。【證明】由邏輯代數(shù)基本公式——吸收率（4）可知：則依據(jù)求對偶式規(guī)則可知：則由對偶式定理可知（1）式成立.【證畢】六、邏輯函數(shù)的兩種標準形式1.最小項與最大項

在n變量邏輯函數(shù)中，若m為包含n個因子的乘積項，而且這n個變量均以原變量或反變量的形式在m中出現(xiàn)一次，則稱m為該組變量的最小項。對三變量邏輯函數(shù)

最小項使最小項為1的變量取值對應(yīng)的十進制數(shù)編號00000101001110010111011101234567m0m1m2m3m4m5m6m7表1三變量最小項編號表對四變量邏輯函數(shù)

在n變量函數(shù)中，若M為n個變量之和，且這n個變量均以原變量或反變量的形式在M中出現(xiàn)一次，則稱M為該組變量的最大項。

最大項使最大項為0的變量取值對應(yīng)的十進制數(shù)編號00000101001110010111011101234567M0M1M2M3M4M5M6M7表2三變量最大項編號表++++++++++++++++思考：最大項與最小項之間存在什么關(guān)系？表3三變量最小項與最大項對比表

（1）“最小項之和”形式2.邏輯函數(shù)的兩種標準形式

邏輯函數(shù)的“最小項之和”形式，也稱標準“與-或”表達式。利用基本公式，可將任何一個邏輯函數(shù)化為最小項之和的標準形式。

【解】

邏輯函數(shù)的“最大項之積”形式，也稱標準“或-與”表達式?！咀C明】因為任何一個邏輯函數(shù)均可以化成“最小項之和”的形式，則n變量邏輯函數(shù)可以表示為：（2）“最大項之積”形式求證：任何一個邏輯函數(shù)都可以化成最大項之積的標準形式。試將邏輯函數(shù)化為“最大項之積”的標準形式。

思考題1.對于n個變量的函數(shù)，任意兩個最小項的乘積是多少？全體最小項之和是多少？2.對于n個變量的函數(shù)，任意兩個最大項之和是多少？全體最大項之積是多少？3.已知，試寫出其最大項之積的表達式。

邏輯簡化對降低成本有直接的意義整個電路的功耗也相應(yīng)減少提高了整個電路的工作速度邏輯化簡的意義消去多余的乘積項和每個乘積項中多余的因子，以得到邏輯函數(shù)式的最簡形式。邏輯簡化的目的要求簡化的結(jié)果與－或式中與項最少且每項的變量最少，該標準對應(yīng)于電路就是所用的門最少，且每個門的輸入端最少。邏輯簡化的標準

利用公式可將兩項合并為一項。一、代數(shù)化簡法1.并項法試用并項法化簡下列邏輯函數(shù)：

2.吸收法試用吸收法化簡下列邏輯函數(shù)：

3.消項法試用消項法化簡下列邏輯函數(shù)：

利用公式將BC或BCD…消去。

4.消因子法試用消因子法化簡下列邏輯函數(shù)：

利用公式可將中的消去。

(1)根據(jù)基本公式可添加重復項進行化簡。5.配項法試化簡邏輯函數(shù)

(2)根據(jù)基本公式中的可以在函數(shù)式中的某一項上乘以進行化簡。注：代數(shù)化簡的結(jié)果不一定惟一。

在化簡復雜邏輯時，往往將多個公式綜合在一起靈活使用。6.綜合法試化簡下列邏輯函數(shù)：

注：代數(shù)化簡的結(jié)果不一定惟一。7400集成芯片管腳圖二、指定器件的邏輯函數(shù)變換本章中講解的各種邏輯門一般都已有商用集成芯片與之對應(yīng)。常用集成門電路芯片列表ICNO.DescriptionPINs7400Quad2-inputNANDgates147402Quad2-inputNORgates147404Hexinverters147408Quad2-inputANDgates147410Triple3-inputNANDgates147427Triple3-inputNORgates147432Quad2-inputORgates147486,74386QuadEX-ORgates1474135QuadEX-OR/NORgates14

用門電路實現(xiàn)邏輯函數(shù)時，需要使用與門、或門、非門、與或非門等器件，究竟將函數(shù)式變換成什么形式，要視所提供的商用集成芯片功能而定。(De.Morgan定理)(還原率)(De.Morgan定理)將邏輯函數(shù)化為“與非－與非”形式。將最簡與－或式直接變換為其他類型的邏輯式時，得到的結(jié)果不一

定也是最簡的。試用或非門畫出函數(shù)的邏輯圖。(De.Morgan定理)(還原率)

用1片7402即可實現(xiàn)該電路。注1.

將邏輯函數(shù)化為與非與非的形式。

三、邏輯函數(shù)變換專題練習2.

將邏輯函數(shù)化為或非或非的形式。

1953年，貝爾實驗室的電信工程師莫里斯·卡諾在維奇圖的基礎(chǔ)上改進發(fā)明了卡諾圖，使得邏輯函數(shù)的化簡相較代數(shù)法變得簡單且直觀，從而在數(shù)字邏輯設(shè)計等領(lǐng)域中得到了廣泛應(yīng)用?？ㄖZ圖（KarnaughMap)——是由美國工程師卡諾首先提出的一種用來描述邏輯函數(shù)的特殊方格圖。三、卡諾圖化簡卡諾圖由若干個小方格組成，每個小方格代表邏輯函數(shù)的一個最小項；且?guī)缀蜗噜彽男》礁窬哂羞壿嬒噜徯裕磧上噜徯》礁袼淼淖钚№椫挥幸粋€變量取值不同。四變量卡諾圖二變量卡諾圖三變量卡諾圖1.邏輯函數(shù)的卡諾圖表示卡諾圖的特點卡諾圖中的小方格數(shù)等于最小項總數(shù)，若邏輯函數(shù)的變量數(shù)為n，則小方格數(shù)為2n個?？ㄖZ圖行列兩側(cè)標注的0和1表示使對應(yīng)方格內(nèi)最小項為1的變量取值。同時，這些0和1組成的二進制數(shù)大小就是對應(yīng)最小項的編號。此外，在卡諾圖中，幾何相鄰的最小項具有邏輯相鄰性，因此，變量的取值不能按照二進制數(shù)的順序排列，必須按循環(huán)碼排列?？ㄖZ圖是一個上下、左右閉合的圖形，即不但緊挨著的方格是相鄰的，而且上下、左右相對應(yīng)的方格也是相鄰的。如何依據(jù)卡諾圖寫出多變量格雷碼？4位典型格雷碼0000000100110010011001110101010011001101111111101010101110011000ABCD00011110

00011110卡諾圖化簡的基本步驟:Step1.得到函數(shù)的真值表或?qū)⒑瘮?shù)化為最小項之和的標準形式；Step2.畫出函數(shù)的卡諾圖；Step3.合并最小項（即“畫圈”）；“畫圈”規(guī)則：“1”格一個也不能漏，否則表達式與函數(shù)不等；“1”格允許被一個以上的圈包圍，因為A+A=A；圈的個數(shù)應(yīng)盡可能少，因為一個圈對應(yīng)一個與項，即與項最少；圈的面積越大越好，但必須為2k個方格。這是因為圈越大，消去的變量就越多，與項中的變量數(shù)就越少。每個圈至少應(yīng)包含一個新的“1”格，否則這個圈是多余的，即增加了冗余項；2.用卡諾圖化簡邏輯函數(shù)用卡諾圖化簡函數(shù)①將函數(shù)F化為最小項之和的形式如下：

②畫出函數(shù)F的卡諾圖如右：③合并最小項如下：所以，卡諾圖化簡結(jié)果為：ABCD00011110

00011110

1.利用卡諾圖對進行邏輯函數(shù)化簡，其最簡與或式為（）。

ABCD提交

單選題5分

約束項——在某些情況下，輸入變量的取值不是任意的。當限制某些輸入變量的取值不能出現(xiàn)時，可以用它們對應(yīng)的最小項恒等于0來表示。這些恒等于0的最小項叫約束項。

如：用A、B、C分別表示一臺電機正轉(zhuǎn)（A=1）、反轉(zhuǎn)（B=1）、停止（C=1），則其正常工作狀態(tài)僅有以下三種：

其余各項即為約束項，可寫作：

四、具有無關(guān)項的邏輯函數(shù)化簡

任意項——有時輸入變量的某些取值是1還是0皆可，并不影響電路的功能。在這些變量取值下，其值等于1的那些最小項稱為任意項。

如：對8421-BCD碼而言，輸出的有效碼為0000～1001，其余六個代碼1010～1111則為其禁用碼。若能在輸入禁用碼時給出輸入錯誤指示（如示警LED燈亮或蜂鳴器發(fā)出聲響），則這些輸入對應(yīng)的輸出是‘0’或‘1’已不重要，即可當任意項進行處理。

無關(guān)項——約束項和任意項統(tǒng)稱為邏輯函數(shù)中的無關(guān)項。“無關(guān)”指是否將這些最小項寫入邏輯函數(shù)式無關(guān)緊要，在卡諾圖中用“×”表示無關(guān)項。在化簡邏輯函數(shù)時，可認為它是1，也可認為它是0。

化簡具有無關(guān)項的邏輯函數(shù)時，如果能合理利用這些無關(guān)項，一般都可以得到更加簡單的化簡結(jié)果。合并最小項時，究竟把卡諾圖上的“×”作為1還是0，應(yīng)以得到的相鄰最小項矩形組合最大，而且矩形組合數(shù)目最小為原則。試化簡邏輯函數(shù)已知約束條件為：ABCD00011110

00011110

試用卡諾圖化簡邏輯函數(shù)

或

此例有兩種解法，從原理而言，兩種解法均正確，但就“最簡”原則而言，只有一種解法最簡單、最可取。因此，在考慮卡諾圖化簡不唯一性的同時，還應(yīng)考慮“最簡”原則。由上例可得出什么結(jié)論和啟示？

ABCD提交單選題1分由加法器、譯碼器、數(shù)據(jù)選擇器、計數(shù)器等構(gòu)成的只能實現(xiàn)某種單一邏輯功能的電路，稱為邏輯功能模塊。將若干邏輯功能模塊組合，并按一定規(guī)則處理和傳輸數(shù)字信號的設(shè)備，稱為數(shù)字系統(tǒng)。比如數(shù)字通信設(shè)備、圖像處理設(shè)備、通用計算機等。一、數(shù)字系統(tǒng)設(shè)計方法圖10.1.1傳統(tǒng)數(shù)字系統(tǒng)設(shè)計方法自底向上圖10.1.2現(xiàn)代數(shù)字系統(tǒng)設(shè)計方法自頂向下可編程邏輯器件PLD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件

電子設(shè)計自動化（electronicdesignautomation，EDA）是20世紀90年代初發(fā)展起來的，面向數(shù)字系統(tǒng)設(shè)計和集成電路設(shè)計的一門新技術(shù)。二、數(shù)字系統(tǒng)EDA技術(shù)可編程邏輯器件PLD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件1.

EDA軟件PLD廠商針對自己公司產(chǎn)品提供的集成開發(fā)環(huán)境Altera公司的QuartusIIXilinx公司的ISELattice公司的Diamond等第三方專業(yè)EDA公司提供的仿真、綜合以及時序分析工具軟件

仿真軟件用于對設(shè)計代碼進行測試，驗證設(shè)計的正確性。如：Mentor公司開發(fā)的Modelsim

綜合軟件用于對設(shè)計輸入進行邏輯分析、綜合和優(yōu)化，將高級的設(shè)計描述轉(zhuǎn)換為網(wǎng)表文件。如：SynplifyPro、Examplar、FPGACompilerII可編程邏輯器件PLD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件2.硬件描述語言01設(shè)計輸入0305020406功能仿真邏輯綜合邏輯映射時序仿真編程下載器件測試

設(shè)計輸入：一般采用VHDL或者VerilogHDL在算法級對系統(tǒng)進行行為描述，也可以直接進行電路結(jié)構(gòu)描述。通常以源文件的形式保存?？删幊踢壿嬈骷LD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件01設(shè)計輸入0305020406功能仿真邏輯綜合邏輯映射時序仿真編程下載器件測試功能仿真：也稱為前仿真，將源文件調(diào)入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確。2.硬件描述語言可編程邏輯器件PLD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件01設(shè)計輸入0305020406功能仿真邏輯綜合邏輯映射時序仿真編程下載器件測試邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即將源文件代碼綜合成門級電路網(wǎng)表文件。這一步是將高層次的語言描述自動轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。2.硬件描述語言可編程邏輯器件PLD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件01設(shè)計輸入0305020406功能仿真邏輯綜合邏輯映射時序仿真編程下載器件測試邏輯映射：將綜合后得到的電路網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，把設(shè)計好的邏輯植入所選的可編程邏輯器件內(nèi)。2.硬件描述語言可編程邏輯器件PLD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件01設(shè)計輸入0305020406功能仿真邏輯綜合邏輯映射時序仿真編程下載器件測試時序仿真：也稱為后仿真，需要利用在邏輯映射中獲得的包括器件實際硬件特性的精確參數(shù)，用仿真軟件驗證電路的時序。2.硬件描述語言可編程邏輯器件PLD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件01設(shè)計輸入0305020406功能仿真邏輯綜合邏輯映射時序仿真編程下載器件測試編程下載：確認仿真無誤后，將文件下載到實際的目標芯片中。2.硬件描述語言可編程邏輯器件PLD實現(xiàn)載體硬件描述語言HDL設(shè)計手段EDA軟件設(shè)計平臺專用集成電路ASIC片上系統(tǒng)SOC目標器件01設(shè)計輸入0305020406功能仿真邏輯綜合邏輯映射時序仿真編程下載器件測試器件測試：利用實驗手段測試器件的最終功能和性能指標。2.硬件描述語言硬件描述語言:以文本形式描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為，是設(shè)計硬件時使用的語言。類似于高級程序設(shè)計語言。1.定義基于HDL語言撰寫的文檔易于存儲和修改便于不同設(shè)計人員之間進行技術(shù)交流易被計算機識別和處理三、VerilogHDL語言基礎(chǔ)2.

HDL工具功能邏輯仿真:用計算機仿真軟件對數(shù)字邏輯電路的結(jié)構(gòu)和行為進行預(yù)測，仿真器對HDL描述進行解釋，以文本形式或時序波形圖形式給出電路的輸出。邏輯綜合:從HDL描述的數(shù)字邏輯電路模型中導出電路基本元件列表以及元件之間的連接關(guān)系的過程。模塊是VerilogHDL的基本描述單位；VerilogHDL使用一個或多個模塊對數(shù)字電路建模；一個模塊可以包含整個設(shè)計模型或者設(shè)計模型的一部分；每個模塊實現(xiàn)特定的