全加器邏輯功能55課件

全加器邏輯功能主講人：權春鋒加法是邏輯運算中最常用的運算操作，而加法器是數(shù)字電路系統(tǒng)中非常重要的部件，加法器常常會是限制處理器運算速度的一個重要因素。對于最簡單的一位加法器，可以分為全加器（FA）和半加器（HA）。而一位加法器是構成多位加法器的基本電路單元。下面先來了解全加器的相關內(nèi)容。全加器英語名稱為full-adder，是用門電路實現(xiàn)兩個二進制數(shù)相加并求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，并輸出本位加法進位。多個一位全加器進行級聯(lián)可以得到多位全加器。右圖為全加器符號，其中A和B為輸入，Ci是進位輸入，S為”和輸出“，Co是“進位輸出”。可以看出決定全加器輸出S和Co的輸入不僅與A和B有關，也和Ci有關系。什么是全加器？一位全加器的表達式和真值表如下所示。(表達式：Si=Ai⊕Bi⊕Ci-1)表達式、真值表輸入輸出Ci-1AiBiSiCi0000000110010100110110010101011100111111全加器的工作原理：首先加法器是實現(xiàn)數(shù)學運算中求和的目的的，上表可以看出，因為A,B，Ci-1三個加數(shù)的不同組合會有8種結果，那就是：（1）A=0，B=0，Ci-1=0，此時求和以后，S=0，沒有進位，因此Co=0.（2）A=0，B=1，Ci-1=0，此時求和以后，S=1），輸出沒有進位，因此Co=0.（3）A=1，B=0，Ci-1=0，此時求和以后，S=1，輸出沒有進位，因此Co=0.（4）A=1，B=1，Ci-1=0，此時求和以后，S=0，輸出有進位，因此Co=1.（5）A=0，B=0，Ci-1=1，此時求和以后，S=1（輸入進位Ci-1導致），輸出沒有進位，因此Co=0.（6）A=0，B=1，Ci-1=1，此時求和以后，S=0，輸出有進位，因此Co=1.（7）A=1，B=0，Ci-1=1，此時求和以后，S=0，輸出有進位，因此Co=1.（8）A=1，B=1，Ci-1=1，此時求和以后，S=1，輸出有進位，因此Co=1.4位超前進位加法器74283邏輯圖(1)進位輸出信號僅需要一級反向器和一級與或非門的傳輸延遲時間；(2)運算速度的縮短是以增加電路的復雜程度為代價換取的；(3)當加法器的位數(shù)增加時，電路的復雜程度也隨之急劇上升。4位超前進位全加器74LS283的邏輯符號：303030

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CICOmoduleFA_struct(A,B,Cin,Sum,Count);inputA;inputB;inputCin;outputSum;outputCount;wireS1,T1,T2,T3;//--statements--//xorx1(S1,A,B);xorx2(Sum,S1,Cin);andA1(T3,A,B);andA2(T2,B,Cin);andA3(T1,A,Cin);orO1(Count,T1,T2,T3);endmodule該實例顯示了一個全加器由兩個異或門、三個與門、一個或門構成(或者可以理解為兩個半加器與一個或門的組合)。S1、T1、T2、T3則是門與門之間的連線。代碼顯示了用純結構的建模方式，其中xor、and、or是VerilogHDL內(nèi)置的門器件。以xorx1(S1,A,B)該例化語句為例:xor表明調用一個內(nèi)置的異或門，器件名稱xor，代碼實例化名x1(類似原理圖輸入方式)。括號內(nèi)的S1，A，B表明該器件管腳的實際連接線(信號)的名稱，其中A、B是輸入，S1是輸出。結構化描述方式(Verilog)`timescale1ns/100psmoduleFA_flow(A,B,Cin,Sum,Count);inputA,B,Cin;outputSum,Count;wireS1,T1,T2,T3;assign#2S1=A^B;assign#2Sum=S1^Cin;assign#2T3=A&B;assign#2T1=A&Cin;assign#2T2=B&Cin;assign#2Count=T1|T2|T3;endmodule

注意在各assign語句之間，是并行執(zhí)行的，即各語句的執(zhí)行與語句之間的順序無關。如上，當A有個變化時，S1、T3、T1將同時變化，S1的變化又會造成Sum的變化。數(shù)據(jù)流描述方式moduleFA_behav(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;regSum,Cout;regT1,T2,T3;always@(AorBorCin)beginSum=(A^B)^Cin;T1=A&Cin;T2=B&Cin;T3=A&B;Cout=(T1|T2)|T3;endendmodule行為描述方式libraryieee;useieee.std_logic_1164.all;Entityfull_addisport(a,b,c:instd_logic;sum,count:outstd_logic);endentityfull_add;architectureartoffull_addisbeginprocess(a,b,c)isbeginif(a='0'andb='0'andc='0')thensum<='0';count<='0';elsif(a='1'andb='0'andc='0')thensum<='1';count<='0';elsif(a='0'andb='1'andc='0')thensum<='1';count<='0';elsif(a='1'andb='1'andc='0')thensum<='0';count<='1';elsif(a='0'andb='0'andc='1')thensum<='1';count<='0';elsif(a='1'andb='0'andc='1')thensum<='0';cou