實驗七基于QuartusII的原理圖輸入數(shù)字電路設(shè)計.ppt

1,實驗七、基于Quartus II的 原理圖輸入數(shù)字電路設(shè)計,本部分實驗內(nèi)容為新內(nèi)容，操作步驟較多，為保證實驗項目進行完畢，請同學(xué)們務(wù)必提前做好預(yù)習(xí)準(zhǔn)備,預(yù)習(xí)要求,1.從實驗中心網(wǎng)站下載軟件 2.按照ppt所示，操作使用，仿真數(shù)字邏輯器件功能,2,第一部分：實驗要求,通過本次實驗，引導(dǎo)學(xué)生以EDA設(shè)計的手段來設(shè)計數(shù)字邏輯電路； 認識可編程邏輯器件(PLD)； 掌握QuartusII集成開發(fā)環(huán)境軟件。,3,一、實驗?zāi)康?1. 學(xué)習(xí)EDA集成工具軟件Quartus II的使用； 2. 學(xué)會基于PLD的EDA設(shè)計流程； 3. 學(xué)會使用原理圖設(shè)計小型數(shù)字電路； 4. 掌握對設(shè)計進行綜合、仿真和設(shè)計下載的方法。,二、實驗?zāi)績x器及器件,1、實驗設(shè)備：數(shù)字電路實驗箱1臺 2、實驗器件：可編程邏輯器件（背板）,4,三、實驗原理,可編程邏輯器件（Programmable Logic Devices，PLD），發(fā)展于20世紀(jì)70年代，屬半定制集成電路； 使用PLD器件，借助EDA設(shè)計方法，可以方便、快速地構(gòu)建數(shù)字系統(tǒng)； 任何組合邏輯電路都可以用“與門-或門”二級電路實現(xiàn)； 任何時序邏輯電路都可以由組合邏輯電路加上存儲元件（觸發(fā)器、鎖存器構(gòu)成）； 人們由此提出乘積項可編程電路結(jié)構(gòu)，原理結(jié)構(gòu)如下：,5,低密度PLD可編程原理【早期器件】,低密度（簡單）PLD，通常內(nèi)部等效門數(shù)少于500個，只能實現(xiàn)通用數(shù)字邏輯（如74系列）的一些功能,6,使用FPGA（大容量可編程邏輯器件）從事數(shù)字系統(tǒng)設(shè)計的三階段： 1、常規(guī)邏輯功能描述的實現(xiàn)； 指常規(guī)數(shù)字邏輯器件，如3-8線譯碼器74LS138，二進制計數(shù)器74LS161，移位寄存器74LS194等； 2、時序產(chǎn)生及控制、小型數(shù)字系統(tǒng)的實現(xiàn)； 如用狀態(tài)機完成AD信號的采集，產(chǎn)生PWM時序控制步進電機 簡易數(shù)字頻率計、交通燈、數(shù)字種系統(tǒng)的實現(xiàn)等； 3、算法功能/綜合系統(tǒng)的實現(xiàn) FFT算法實現(xiàn)、頻譜分析等。,7,四、實驗任務(wù),參照下圖，在QuartusII原理圖輸入環(huán)境下，畫出3-8線譯碼器構(gòu)成的流水燈電路；,8,五、實驗步驟,1. 建立一個項目； 2. 選定目標(biāo)器件（EPM240T100C5），配置管腳，對設(shè)計進行綜合； 3. 繪制設(shè)計電路原理圖； 4. 編輯測試激勵波形文件，執(zhí)行時序仿真，記錄仿真結(jié)果； 5. 對設(shè)計進行引腳鎖定，下載設(shè)計文件到芯片中； 6. 斷電后連接驗證電路，然后上電觀察硬件運行結(jié)果，如不正確，需要重新修改設(shè)計； 7. 記錄實驗結(jié)果及實驗過程中出現(xiàn)的問題及解決辦法。 （注：）5-7步的操作參考實驗八的ppt，如本次實驗未完成，第八次實驗繼續(xù)進行，請自行保留設(shè)計工程文件夾。,9,六、實驗報告要求,1. 記錄設(shè)計原理圖。 2. 記錄綜合結(jié)果（邏輯單元的消耗情況等）。 3. 記錄仿真結(jié)果（畫出仿真波形）。 4. 分析結(jié)果（實驗現(xiàn)象結(jié)論）。 5. 簡答思考題。,思考題： 1、什么是可編程邏輯器件，簡述其優(yōu)點； 2、簡述QuartusII從事本實驗項目設(shè)計的流程。,10,第二部分：QuartusII軟件使用,請同學(xué)們參照后面的步驟，提前做好預(yù)習(xí)，熟悉QuartusII軟件的操作環(huán)境； QuartusII軟件可到實驗中心網(wǎng)站上下載，要注意它的破解步驟,11,一、準(zhǔn)備,1、使用QuartusII軟件之前，請確保軟件已正常破解 若啟動QuartusII時看到如下界面，則說明軟件尚未正常破解，需要破解后才能正常使用：,將本機D:Altera目錄下的License.Dat文件中的MAC號即完成破解; 右圖所示為查看本機MAC地址（實際地址）的方法。,12,2、Quartus II 6.0主界面操作環(huán)境,1、Project Navigator（工程管理器）,2、Message window（信息窗口）,2、Status window（狀態(tài)窗口）,13,3、常用工具欄,To reset views: Tools Customize Toolbars Reset All Restart Quartus II,Window & new file buttons,Compiler report,Floorplan,Execution controls,Dynamic menus,若QuartusII界面上一些默認的按鈕被關(guān)閉，影響使用，可按右邊的操作步驟來復(fù)原,14,工程創(chuàng)建時的準(zhǔn)備工作,QuartusII通過“工程（Project）”來管理設(shè)計文件，必須為此工程創(chuàng)建一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾； 此文件夾名不宜用中文，也最好不要用數(shù)字，應(yīng)放到磁盤上容易找到的地方，不要放在軟件的安裝目錄中； 建立完工程文件夾后再進行后續(xù)操作,二、在QuartusII6.0環(huán)境下建立工程,15,1、項目創(chuàng)建向?qū)?工程文件名，任取，建立在用戶自己的目錄下，不要使用軟件的安裝目錄或系統(tǒng)目錄,選擇工作路徑,頂層實體名，一般和工程名相同,文件菜單,基于已有項目創(chuàng)建工程（一般 不使用）,16,添加用戶的設(shè)計文件 Graphic (.BDF, .GDF) AHDL VHDL Verilog EDIF Notes: Files in project directory do not need to be added Add top level file if filename & entity name are not the same 選中待添加的文件后點擊“Add”，若暫無文件，直接點擊“Next”,Add user library pathnames User libraries MegaCore/AMPPSM libraries Pre-compiled VHDL packages,2、為創(chuàng)建的工程添加設(shè)計文件,17,選擇CPLD/FPGA器件型號,選擇CPLD/FPGA器件所屬系列,3、器件選擇,本EDA實驗背板所使用的器件為ALtera公司MAXII系列（Family）的EPM240T100C5（Avaliable devices）,18,選擇第三方EDA工具（如ModelSim、Synplify等） 這里不需要,4、EDA 工具設(shè)置,19,5、完成!,（1）工程創(chuàng)建完畢，界面上在工程管理器處出現(xiàn)所選用的器件系列、器件名及工程文件名“epm240”； （2）可以看出：軟件界面沒有明顯變化，需要用戶再建立設(shè)計文件。,20,關(guān)于創(chuàng)建工程的補充說明,（1）指定工程所在的工作庫文件夾、工程名及設(shè)計實體名； （2）將設(shè)計文件加入工程中； （3）選擇仿真器和綜合器類型（默認“None”為選擇QuartusII自帶的）； （4）選擇目標(biāo)芯片（開發(fā)板上的芯片類型）； （5）工具設(shè)置（若都不選擇，則使用QuartusII自帶的所有設(shè)計工具）； （6）結(jié)束設(shè)置。 工程建立后，若需要新增設(shè)計文件，可以通過Project /Add_Remove在工程中添加新建立的設(shè)計文件，也可以刪除不需要的設(shè)計文件。編譯時將按此選項卡中列出的文件處理。,21,三、在QuartusII6.0工程下建立設(shè)計文件,1、在File菜單下點擊“New”，即彈出用戶設(shè)計建立向?qū)?QuartusII支持原理圖輸入（Block Diagram/Schematic File）、VHDL語言輸入等多種設(shè)計輸入方式，后面以原理圖輸入為例介紹,22,2、建立原理圖設(shè)計文件,原理圖繪制區(qū),繪制工具,工程文件名,23,3、調(diào)用參數(shù)化元件,在繪圖區(qū)雙擊鼠標(biāo)左鍵，即彈出添加符號元件的窗口,在此輸入已知的元件名，可以快速地調(diào)出元件,在此可選擇查看庫中所有的元件,24,分別調(diào)用了輸入端口“input”和邏輯器件“74138”,調(diào)用庫元件預(yù)覽,25,4、繪圖控制操作,1、選擇及畫線工具,2、文本工具,3、符號工具，可跳出前面添加元件的窗口,4、窗口縮放工具，左鍵放大，右鍵縮小,5、窗口全屏顯示，按“ESC”退出,說明：使用圖示2-4的工具按鈕后，請切換回1按鈕（選擇及畫線工具），才能對繪圖進行編輯。,其余工具按鈕不常用，這里不介紹,26,5、設(shè)計74138，并進行功能驗證測試,從符號庫中調(diào)出74138及需要的輸入、輸出端口，排放整齊 完成畫線連接操作（鼠標(biāo)放到端點處，會自動捕捉，按下左鍵拖動到目標(biāo)處，釋放后即完成一次畫線操作）,27,為端口命名,鼠標(biāo)左鍵雙擊端口名，如圖示74138電路Y7N端所示，直接輸入用戶自定義的名字即可。 74138邏輯測試電路原理圖設(shè)計完畢！,28,四、全程編譯,在下拉菜單“Processing”中選擇“Start Compilation”，啟動全程編譯,編譯完成后的信息報告窗口,29,關(guān)于全程編譯,QuartusII的編譯器由一系列處理模塊構(gòu)成； 這些模塊負責(zé)對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析； 在這一過程中，將設(shè)計項目適配到FPGA/CPLD目標(biāo)器件中，同時產(chǎn)生多用途的輸出文件，如功能和時序信息文件，器件編程的目標(biāo)文件； 編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，以供設(shè)計者排除，然后產(chǎn)生一個結(jié)構(gòu)化的網(wǎng)表文件表達的電路原理圖文件； 啟動全程編譯： 選擇Processing/Start Compilation,自動完成分析、排錯、綜合、適配、匯編及時序分析的全過程。 編譯過程中，錯誤信息通過下方的信息欄指示（紅色字體）。雙擊此信息，可以定位到錯誤所在處，改正后在此進行編譯直至排除所有錯誤； 編譯成功后，會彈出編譯報告，顯示相關(guān)編譯信息。,30,工程編譯完成后，設(shè)計結(jié)果是否滿足設(shè)計要求，可以通過時序仿真來分析； 時序仿真主要包含如下的設(shè)置步驟： 打開波形編輯器； 設(shè)置仿真時間區(qū)域； 波形文件存盤； 將端口節(jié)點信號選入波形編輯器中； 編輯輸入波形（輸入激勵信號）； 總線數(shù)據(jù)格式設(shè)置 啟動仿真器 觀察仿真結(jié)果（波形編輯文件及產(chǎn)生的波形報告文件分開顯示） 若無法觀察完整波形，可以使用熱鍵Ctrl+W,即可看到完整的仿真波形。也可使用鼠標(biāo)左右鍵，方法如下：,順序并不是唯一的,五、時序仿真,31,1、建立波形矢量文件（左圖）； 2、添加引腳節(jié)點,32,添加引腳節(jié)點（續(xù)）,在Filter下選擇“Pins：unassigned”，再單擊“List”，列出引腳端口 ”,在Nodes F