芯片功耗與摩爾定律的終結(jié).ppt

7/11/2019,EDA Lab., Tsinghua University,1,芯片功耗與摩爾定律的終結(jié),清華大學(xué)計(jì)算機(jī)系EDA實(shí)驗(yàn)室 駱祖瑩 博士后合作導(dǎo)師: 洪先龍教授 IEEE FELLOW,7/11/2019,EDA Lab., Tsinghua University,2,報(bào)告內(nèi)容,計(jì)算機(jī)科學(xué)發(fā)展與摩爾定律 集成電路功耗的組成與提高趨勢(shì) 高功耗對(duì)集成電路性能與可靠性的影響 供電系統(tǒng)（P/G） 封裝與散熱裝置 可靠性 芯片功耗與摩爾定律的終結(jié) 與芯片功耗相關(guān)的研究熱點(diǎn),7/11/2019,EDA Lab., Tsinghua University,3,計(jì)算機(jī)科學(xué)發(fā)展與摩爾定律,目前計(jì)算機(jī)科學(xué)發(fā)展的動(dòng)力，一部分來(lái)自計(jì)算機(jī)理論的發(fā)展，但主要來(lái)自集成電路芯片性能的大幅提高。 集成電路芯片性能提高大致符合摩爾定律，即處理器(CPU)的功能和復(fù)雜性每年(其后期減慢為18個(gè)月)會(huì)增加一倍，而成本卻成比例地遞減。 集成電路生產(chǎn)工藝的提高(0.25/0.18/0.13/0.09um)，縮小了單管的尺寸，提高了芯片的集成度與工作頻率，降低了工作電壓。,7/11/2019,EDA Lab., Tsinghua University,4,Goal for Intel: 1TIPS by 2010,7/11/2019,EDA Lab., Tsinghua University,5,Transistor Integration Capacity,7/11/2019,EDA Lab., Tsinghua University,6,報(bào)告內(nèi)容,計(jì)算機(jī)科學(xué)發(fā)展與摩爾定律 集成電路功耗的組成與提高趨勢(shì) 高功耗對(duì)集成電路性能與可靠性的影響 供電系統(tǒng)（P/G） 封裝與散熱裝置 可靠性 芯片功耗與摩爾定律的終結(jié) 與芯片功耗相關(guān)的研究熱點(diǎn),7/11/2019,EDA Lab., Tsinghua University,7,CMOS集成電路功耗的組成,與其它工藝比較，CMOS電路以其低功耗，易于集成的優(yōu)點(diǎn)，在目前硅材料時(shí)代得到了最廣泛的應(yīng)用。 芯片功耗包括由CMOS管狀態(tài)改變所產(chǎn)生的動(dòng)態(tài)功耗與由漏電流引起的靜態(tài)功耗兩部分。 動(dòng)態(tài)功耗由三部分組成：A、電路邏輯操作所引起的狀態(tài)改變所需功耗；B、P管與N管閾值電壓重疊所產(chǎn)生的導(dǎo)通電流所需功耗；C、不同路徑的時(shí)間延遲不同所產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)所需功耗。 靜態(tài)功耗也由三部分組成：A、CMOS管亞閾值電壓漏電流所需功耗；B、 CMOS管柵級(jí)漏電流所需功耗；C、 CMOS管襯底漏電流（BTBT）所需功耗。,7/11/2019,EDA Lab., Tsinghua University,8,靜態(tài)功耗的三種成因,7/11/2019,EDA Lab., Tsinghua University,9,The Power Crisis from Intel,Leakage Power is catching up with the active power in nano-scaled CMOS circuits.,7/11/2019,EDA Lab., Tsinghua University,10,The Power Crisis from IBM,7/11/2019,EDA Lab., Tsinghua University,11,Leakage power become focus in crisis,7/11/2019,EDA Lab., Tsinghua University,12,CMOS電路功耗的優(yōu)化方法,由于功耗已影響到CMOS電路設(shè)計(jì)方法學(xué)，所以功耗在電路設(shè)計(jì)的各個(gè)階段都必須得到優(yōu)化。從程序匯編到電路綜合，再到邏輯級(jí)與版圖級(jí)都是如此。我的研究集中在低層功耗優(yōu)化，所以從以下兩個(gè)方面進(jìn)行闡述。 動(dòng)態(tài)功耗優(yōu)化：A、時(shí)鐘屏蔽技術(shù)；B、測(cè)試功耗優(yōu)化；C、競(jìng)爭(zhēng)冒險(xiǎn)消除；D、多輸入邏輯門的低功耗展開；D、分區(qū)供電。 靜態(tài)功耗優(yōu)化：A、多閾值多電壓布放；B、虛擬供電網(wǎng)絡(luò)；C、最小漏電流輸入向量；D、浮動(dòng)襯底電壓；E、絕緣襯底（SOI）。,7/11/2019,EDA Lab., Tsinghua University,13,報(bào)告內(nèi)容,計(jì)算機(jī)科學(xué)發(fā)展與摩爾定律 集成電路功耗的組成與提高趨勢(shì) 高功耗對(duì)集成電路性能與可靠性的影響 供電系統(tǒng)（P/G） 封裝與散熱裝置 可靠性 芯片功耗與摩爾定律的終結(jié) 與芯片功耗相關(guān)的研究熱點(diǎn),7/11/2019,EDA Lab., Tsinghua University,14,高功耗對(duì)供電網(wǎng)絡(luò)(P/G)的影響,以Intel公司下一代采用90nm工藝的Prescott為例，它的Die面積為112mm2,共集成1.25億只晶體管，功耗為102W，供電電流為91A，供電電壓為1.12V，工作頻率為3GHz以上（網(wǎng)上材料匯總）。 在3.4*10-10S的工作周期內(nèi),吸91A 電流，則充電速度最小為2.6 *1011A/S，要求P/G網(wǎng)必須占有足夠大的布線面積。 為1.25億只晶體管供電，P/G網(wǎng)必然非常復(fù)雜，必須使用頂兩層粗網(wǎng)與低兩層細(xì)網(wǎng)，共占用4層布線資源。 3GHz工作頻率要求，在P/G網(wǎng)分析中，必須采用復(fù)雜的RLC等效電路模型。,7/11/2019,EDA Lab., Tsinghua University,15,P/G網(wǎng)的拓?fù)湫问郊?jí)等效模型,7/11/2019,EDA Lab., Tsinghua University,16,高功耗對(duì)封裝與散熱裝置的影響,102W的Prescott，標(biāo)稱工作溫度為74度。 高功耗對(duì)芯片流片的熱分析提出了更高更急迫的要求。 高功耗需要導(dǎo)熱性更佳的封裝材料。 多PAD的P/G網(wǎng)對(duì)封裝技術(shù)提出更高的要求。 風(fēng)冷散熱已勉為其難，再說(shuō)臺(tái)式機(jī)的CPU風(fēng)扇噪音，已經(jīng)影響使用者的工作心情。已有人提出了半導(dǎo)體制冷+液態(tài)制冷的復(fù)合散熱技術(shù)。 面對(duì)功耗越來(lái)越高的計(jì)算機(jī)（主要是CPU+散熱裝置），SUN公司的科技人員就戲稱，是他們的SPARC造成了北美大停電。,7/11/2019,EDA Lab., Tsinghua University,17,復(fù)雜的CPU散熱裝置,半導(dǎo)體+風(fēng)冷的 復(fù)合制冷裝置,P4-2GHz的風(fēng)扇,7/11/2019,EDA Lab., Tsinghua University,18,高功耗對(duì)芯片可靠性的影響,高功耗導(dǎo)致了高的工作溫度。 高的工作溫度使各種輕微物理缺陷所造成的故障顯現(xiàn)出來(lái)，如橋接故障。 高的工作溫度使連線電阻變大，使線延時(shí)增加，時(shí)延故障變得嚴(yán)重起來(lái)。 同時(shí)溫度的提高，使漏電流增加，降低工作電壓，使門延時(shí)增加，同樣使時(shí)延故障變得嚴(yán)重起來(lái)。同時(shí)漏電流增加，還會(huì)導(dǎo)致P/G網(wǎng)的失效。,7/11/2019,EDA Lab., Tsinghua University,19,報(bào)告內(nèi)容,計(jì)算機(jī)科學(xué)發(fā)展與摩爾定律 集成電路功耗的組成與提高趨勢(shì) 高功耗對(duì)集成電路性能與可靠性的影響 供電系統(tǒng)（P/G） 封裝與散熱裝置 可靠性 芯片功耗與摩爾定律的終結(jié) 與芯片功耗相關(guān)的研究熱點(diǎn),7/11/2019,EDA Lab., Tsinghua University,20,芯片功耗與摩爾定律的終結(jié),摩爾定律的終結(jié)來(lái)自多方面，如投資、市場(chǎng)、設(shè)計(jì)復(fù)雜性、材料及工藝，這里主要談?wù)撔酒牡淖饔谩?高功耗產(chǎn)生高溫度，提高了封裝成本，對(duì)摩爾定律的成本按比例減低方面，產(chǎn)生終結(jié)效應(yīng)。 高功耗產(chǎn)生高溫度，產(chǎn)生了許多新的故障，加大了測(cè)試復(fù)雜度，提高了測(cè)試成本，同樣會(huì)產(chǎn)生終結(jié)效應(yīng)。 芯片及散熱裝置的高功耗，對(duì)國(guó)民經(jīng)濟(jì)的能源安全提出了新的要求，這反過(guò)來(lái)對(duì)摩爾定律產(chǎn)生終結(jié)效應(yīng)。 高的芯片功耗產(chǎn)生很多副面影響，而為了保證摩爾定律，就要采用低功耗設(shè)計(jì)，這又反過(guò)來(lái)加大設(shè)計(jì)復(fù)雜度，對(duì)摩爾定律產(chǎn)生終結(jié)效應(yīng)。,7/11/2019,EDA Lab., Tsinghua University,21,報(bào)告內(nèi)容,計(jì)算機(jī)科學(xué)發(fā)展與摩爾定律 集成電路功耗的組成與提高趨勢(shì) 高功耗對(duì)集成電路性能與可靠性的影響 供電系統(tǒng)（P/G） 封裝與散熱裝置 可靠性 芯片功耗與摩爾定律的終結(jié) 與芯片功耗相關(guān)的研究熱點(diǎn),7/11/2019,EDA Lab., Tsinghua University,22,與芯片功耗相關(guān)的研究熱點(diǎn),漏電流產(chǎn)生的靜態(tài)功耗估計(jì)與優(yōu)化，對(duì)于便攜設(shè)備尤其重要。 動(dòng)態(tài)功耗方面：芯片的動(dòng)態(tài)調(diào)度、門控時(shí)鐘、測(cè)試功耗優(yōu)化。 電源線/地線網(wǎng)絡(luò)的設(shè)計(jì)與優(yōu)化。 芯片的熱分析（國(guó)外最熱的研究方向）。 高導(dǎo)熱封裝材料及先進(jìn)的封裝技術(shù)。,7/11/2019,EDA Lab., Tsinghua University,23,個(gè)人的研究簡(jiǎn)介,1999-2002，攻讀博士學(xué)位期間，從事CMOS電路動(dòng)態(tài)功耗估計(jì)與優(yōu)化的研究（在中科院計(jì)算所閔應(yīng)驊研究員的指導(dǎo)下完成）。包括平均與最大動(dòng)態(tài)功耗快速估計(jì)、測(cè)試功耗優(yōu)化、最大動(dòng)態(tài)功耗宏模型的建模、和多輸入邏輯門的低功耗展開。 2002-今，從事博士后研究工作，具體包括兩個(gè)部分。一是從事P/G網(wǎng)的分析與優(yōu)化（指導(dǎo)一名博士，兩名碩士）；二是獨(dú)立開展漏電流靜態(tài)功耗的估計(jì)與優(yōu)化（指導(dǎo)一名博士）。 共發(fā)表32篇學(xué)術(shù)論文并申請(qǐng)3項(xiàng)中國(guó)專利。其中包括2篇SCI文章（中國(guó)科學(xué)與TCAD），18篇EI文章、2篇ACM文章。 基于“CMOS電路動(dòng)態(tài)