SRAM的工作原理——超簡(jiǎn)單.pptx

SRAM的工作原理_超簡(jiǎn)單,2019/7/12,/wiki/SRAM,2019/7/12,2,SRAM六管結(jié)構(gòu)的工作原理,6T：指的是由六個(gè)晶體管組成，如圖中的M1、M2、M3、M4、M5、M6. SRAM中的每一bit存儲(chǔ)在由4個(gè)場(chǎng)效應(yīng)管（M1, M2, M3, M4）構(gòu)成兩個(gè)交叉耦合的反相器中。另外兩個(gè)場(chǎng)效應(yīng)管（M5, M6）是存儲(chǔ)基本單元到用于讀寫的位線(Bit Line)的控制開關(guān)。,2019/7/12,3,SRAM六管結(jié)構(gòu)的工作原理,2019/7/12,4,簡(jiǎn)單的闡釋,其實(shí)CMOS靜態(tài)反相器等價(jià)于一個(gè)非門！ SRAM cell 6T等價(jià)于SR鎖存器（也就是RS觸發(fā)器）,writing,2019/7/12,5,是不是突然茅塞頓開， 醍醐灌頂？呵呵 請(qǐng)繼續(xù)后面的學(xué)習(xí) 相信你會(huì)更了解,2019/7/12,6,反相器,反相器，是一種電路器件，其輸出是輸入的邏輯非。如圖所示的CMOS靜態(tài)反相器，由兩個(gè)互補(bǔ)的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管(MOSFET)組成，源極連接在高電平的是P溝道場(chǎng)效應(yīng)管，源極連接在低電平的是N溝道場(chǎng)效應(yīng)管。輸入電路接在兩個(gè)場(chǎng)效應(yīng)管的柵極上，輸出電路從兩個(gè)場(chǎng)效應(yīng)管的連接處接出。當(dāng)輸入低電平，則P溝道場(chǎng)效應(yīng)管開通，N溝道場(chǎng)效應(yīng)管關(guān)閉，輸出高電平。當(dāng)輸入高電平，則N溝道場(chǎng)效應(yīng)管開通，P溝道場(chǎng)效應(yīng)管關(guān)閉，輸出低電平。這就實(shí)現(xiàn)了“反相”輸出。,2019/7/12,SRAM的設(shè)計(jì),一個(gè)SRAM基本單元有0 and 1兩個(gè)電平穩(wěn)定狀態(tài)。SRAM基本單元由兩個(gè)CMOS反相器組成。兩個(gè)反相器的輸入、輸出交叉連接，即第一個(gè)反相器的輸出連接第二個(gè)反相器的輸入，第二個(gè)反相器的輸出連接第一個(gè)反相器的輸入。這就能實(shí)現(xiàn)兩個(gè)反相器的輸出狀態(tài)的鎖定、保存，即存儲(chǔ)了1個(gè)位元的狀態(tài)。 除了6管的SRAM，其他SRAM還有8管、10管甚至每個(gè)位元使用更多的晶體管的實(shí)現(xiàn)。234 這可用于實(shí)現(xiàn)多端口（port）的讀寫訪問，如顯存或者寄存器堆的多口SRAM電路的實(shí)現(xiàn)。 一般說來(lái)，每個(gè)基本單元用的晶體管數(shù)量越少，其占用面積就越小。由于硅芯片（silicon wafer）的生產(chǎn)成本是相對(duì)固定的，因此SRAM基本單元的面積越小，在硅芯片上就可以制造更多的位元存儲(chǔ)，每位元存儲(chǔ)的成本就越低。 內(nèi)存基本單元使用少于6個(gè)晶體管是可能的 如3管56 甚至單管，但單管存儲(chǔ)單元是DRAM，不是SRAM。 訪問SRAM時(shí)，字線（Word Line）加高電平，使得每個(gè)基本單元的兩個(gè)控制開關(guān)用的晶體管M5與M6開通，把基本單元與位線（Bit Line）連通。位線用于讀或?qū)懟締卧谋４娴臓顟B(tài)。雖然不是必須兩條取反的位線，但是這種取反的位線有助于改善噪聲容限.,2019/7/12,8,SRAM的操作,SRAM的基本單元有3種狀態(tài)：standby (電路處于空閑), reading (讀)與writing (修改內(nèi)容). SRAM的讀或?qū)懩Ｊ奖仨毞謩e具有“readability“（可讀）與“write stability“（寫穩(wěn)定）. Standby 如果字線沒有被選為高電平, 那么作為控制用的M5與M6兩個(gè)晶體管處于斷路，把基本單元與位線隔離。由M1 M4組成的兩個(gè)反相器繼續(xù)保持其狀態(tài)，只要保持與高、低電平的連接。 Reading 假定存儲(chǔ)的內(nèi)容為1, 即在Q處的電平為高. 讀周期之初，兩根位線預(yù)充值為邏輯1, 隨后字線WL充高電平，使得兩個(gè)訪問控制晶體管M5與M6通路。第二步是保存在Q的值傳遞給位線BL在它預(yù)充的電位，而瀉掉（BL非）預(yù)充的值，這是通過M1與M5的通路直接連到低電平使其值為邏輯0 (即Q的高電平使得晶體管M1通路). 在位線BL一側(cè)，晶體管M4與M6通路，把位線連接到VDD所代表的邏輯1 (M4作為P溝道場(chǎng)效應(yīng)管，由于柵極加了Q的低電平而M4通路). 如果存儲(chǔ)的內(nèi)容為0, 相反的電路狀態(tài)將會(huì)使（BL非）為1而BL為0. 只需要（BL非）與BL有一個(gè)很小的電位差，讀取的放大電路將會(huì)辨識(shí)出哪根位線是1哪根是0. 敏感度越高，讀取速度越快。 Writing 寫周期之初，把要寫入的狀態(tài)加載到位線。如果要寫入0，則設(shè)置（BL非）為1且BL為0。