七路搶答器EDA設(shè)計(jì)報(bào)告.docx

課程設(shè)計(jì)報(bào)告課題名稱：基于VHDL的六路搶答器成績：指導(dǎo)教師：系(院) 名：電控系班級：電子 班學(xué)號：200700303學(xué)生姓名：最后之舞1) 設(shè)計(jì)任務(wù)：1. 搶答器同時(shí)供七名選手或七個(gè)代表隊(duì)比賽，分別用七個(gè)按鈕Ren(0) Ren(6)表示。2. 設(shè)置一個(gè)系統(tǒng)清除即搶答控制開關(guān)CLR，該開關(guān)由主持人控制。3. 搶答器具有鎖存與顯示功能。即只要有選手按動按鈕，鎖存相應(yīng)的編號，并在LED數(shù)碼管上顯示，同時(shí)相應(yīng)編號的LCD燈，即LD(0)LD(6)點(diǎn)亮提示，并且全局警報(bào)燈LCD也點(diǎn)亮。選手搶答實(shí)行優(yōu)先鎖存，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。4. 搶答器具有定時(shí)搶答功能。當(dāng)主持人啟動“開始”(LCR)鍵后，定時(shí)器進(jìn)行減計(jì)時(shí)，同時(shí)數(shù)碼管顯示時(shí)間變動情況。5. 如果定時(shí)時(shí)間已到，無人搶答，本次搶答無效，系統(tǒng)報(bào)警燈LCD亮并禁止搶答，定時(shí)顯示器上顯示00。主持人再次按下“開始”(CLR)鍵后即可進(jìn)行下一輪的搶答。2) 工作原理：1. 原理框圖：2. 各部分工作原理：搶答器計(jì)時(shí)模塊：這個(gè)模塊的輸入端有時(shí)鐘信號MIAO、系統(tǒng)復(fù)位信號CLR和一個(gè)H輸入信號；輸出端有秒時(shí)間狀態(tài)顯示信號SEC和無人搶答和計(jì)時(shí)中止警報(bào)信號LCD。這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在搶答開始后進(jìn)行15秒的倒計(jì)時(shí)，并且在15秒倒計(jì)時(shí)后無人搶答的情況下顯示超時(shí)并輸出信號至LCD報(bào)警，或者只要15秒內(nèi)有人搶答，時(shí)間也即刻停止計(jì)時(shí)，系統(tǒng)輸出一個(gè)信號經(jīng)LCD傳至“搶答系統(tǒng)”，并顯示優(yōu)先搶答者的搶答時(shí)刻。 搶答控制系統(tǒng)模塊：在這個(gè)模塊輸入端有LCD輸入(以時(shí)間控制系統(tǒng)的LCD輸出信號為信號源)、一個(gè)和“時(shí)間控制系統(tǒng)”公用的CLR端、七人搶答輸入信號端Ren和有一個(gè)時(shí)鐘信號端CLK，這個(gè)時(shí)鐘信號是個(gè)高頻信號，用以掃描Ren是否有信號輸入。輸出端有對應(yīng)于Ren編號的7個(gè)指示燈LD 和4線2進(jìn)制輸出端Who （用于以數(shù)字的形式顯示優(yōu)先搶答者的編號），還有一個(gè)H 端用于指示Ren按鈕狀態(tài)。在此模塊中高頻時(shí)鐘信號一直作用，此時(shí)，若主持人按下CLR即為開始搶答信號，所有輸出端都自動清零。在有效時(shí)間范圍（15秒）內(nèi)只要有人搶答，H就有高電平輸出至“時(shí)間控制系統(tǒng)”的H端以控制倒計(jì)時(shí)的停止，并且對應(yīng)的LD指示燈點(diǎn)亮，數(shù)碼管Who顯示優(yōu)先搶答者編號，并鎖定輸入端Ren以阻止系統(tǒng)響應(yīng)其他搶答者的信號。若有兩個(gè)（或兩個(gè)以上的人）同時(shí)刻按下Ren按鈕（概率非常?。?，系統(tǒng)也即刻鎖定Ren按鈕，對應(yīng)的兩個(gè)（或兩個(gè)以上）的LD燈點(diǎn)亮（這就是用多個(gè)燈管代替單個(gè)鈴音作為報(bào)警的優(yōu)勢），但是數(shù)碼管Who顯示“00”，H有信號輸出至“時(shí)間控制系統(tǒng)”致使其停止倒計(jì)時(shí)。3) 軟件設(shè)計(jì)：完整程序如下： 搶答控制部分：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY QIANGDA ISPORT(Ren: IN STD_LOGIC_VECTOR(6 downto 0);-七人搶答信號定義LCD,CLR,CLK: IN STD_LOGIC;-使能端、主持人復(fù)位（開始）和時(shí)鐘信號定義H:OUT STD_LOGIC;Who: OUT STD_LOGIC_VECTOR(3 downto 0);-顯示輸出信號定義LD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-編號燈信號定義 END QIANGDA;ARCHITECTURE st OF QIANGDA ISSIGNAL G:STD_LOGIC_VECTOR(6 downto 0);-變量信號定義BEGINPROCESS (Ren,CLK,CLR,LCD)BEGIN IF CLR=1 THEN G=0000000;LD=0000000;H=0; -判斷復(fù)位是否按下 ELSIF (CLKEVENT AND CLK=1)THEN -判斷時(shí)鐘上升沿 IF LCD=0 THEN -未到15秒仍可搶答IF(Ren(0)=1)AND NOT(G(1)=1 OR G(2)=1-判斷此號回答者是否最先搶答 OR G(3)=1 OR G(4)=1 OR G(5)=1 OR G(6)=1)THEN G(0)=1;LD(0)=1;END IF;-若為肯定，對應(yīng)編號燈亮，回答權(quán)給此人IF(Ren(1)=1)AND NOT(G(2)=1 OR G(3)=1 -判斷此號回答者是否最先搶答 OR G(4)=1 OR G(5)=1 OR G(6)=1 OR G(0)=1)THEN G(1)=1;LD(1)=1; END IF;-若為肯定，對應(yīng)編號燈亮，回答權(quán)給此人IF(Ren(2)=1)AND NOT(G(1)=1 OR G(3)=1-判斷此號回答者是否最先搶答 OR G(4)=1 OR G(5)=1 OR G(6)=1 OR G(0)=1)THEN G(2)=1;LD(2)=1;END IF;-若為肯定，對應(yīng)編號燈亮，回答權(quán)給此人IF(Ren(3)=1)AND NOT(G(1)=1 OR G(2)=1-判斷此號回答者是否最先搶答 OR G(4)=1 OR G(5)=1 OR G(6)=1 OR G(0)=1)THEN G(3)=1;LD(3)=1;END IF; -若為肯定，對應(yīng)編號燈亮，回答權(quán)給此人IF(Ren(4)=1)AND NOT(G(1)=1 OR G(2)=1-判斷此號回答者是否最先搶答 OR G(3)=1 OR G(5)=1 OR G(6)=1 OR G(0)=1)THEN G(4)=1;LD(4)=1;END IF; -若為肯定，對應(yīng)編號燈亮，回答權(quán)給此人IF(Ren(5)=1)AND NOT(G(1)=1 OR G(2)=1-判斷此號回答者是否最先搶答 OR G(3)=1 OR G(4)=1 OR G(6)=1 OR G(0)=1)THEN G(5)=1;LD(5)=1;END IF; -若為肯定，對應(yīng)編號燈亮，回答權(quán)給此人IF(Ren(6)=1)AND NOT(G(1)=1 OR G(2)=1-判斷此號回答者是否最先搶答 OR G(3)=1 OR G(4)=1 OR G(5)=1 OR G(0)=1)THEN G(6)=1;LD(6)=1;END IF; -若為肯定，對應(yīng)編號燈亮，回答權(quán)給此人H Who Who Who Who Who Who WhoWho0 AND H=0) THEN CNT=CNT-1; -倒計(jì)時(shí) ELSIF(MIAOEVENT AND MIAO=1) THEN -判斷秒時(shí)鐘信號上升沿 ELSE LCDSECSECSECSECSECSECSECSECSECSECSECSECSECSECSEC SEC=00000000;-0END CASE;END PROCESS;END st; 上圖為硬件測試管腳鎖定圖 4) 仿真結(jié)果分析: 右圖體現(xiàn)出了倒計(jì)時(shí)15秒后報(bào)警燈LCD點(diǎn)亮，并停止搶答(即搶答無效)。其中SEC顯示為從21倒計(jì)到16后才從9倒計(jì)到0是因?yàn)閺?位二進(jìn)制直接轉(zhuǎn)換為十進(jìn)制和由四線數(shù)碼管經(jīng)譯碼器分別轉(zhuǎn)換為兩位十進(jìn)制之間的區(qū)別。七、心得體會通過這次對搶答器的設(shè)計(jì)與實(shí)踐，讓我了解了程序的設(shè)計(jì)和設(shè)計(jì)的程序，也讓我了解了關(guān)于搶答器的基本原理與設(shè)計(jì)理念，要設(shè)計(jì)一個(gè)電路總要先經(jīng)仿真。本實(shí)驗(yàn)通過EDA軟件muxlus2的實(shí)現(xiàn)，讓我對VHDL語言有了更深層次的了解，所以說，坐而言不如立而行，對于這些電路還是應(yīng)該自己動手實(shí)際操作才會有深刻理解。通過這次設(shè)計(jì)，進(jìn)一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的高興。通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實(shí)際動手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會