精講阻塞賦值非阻塞賦值

所謂阻塞賦值 和非阻塞賦值 的的區(qū)別在于 是直接賦值 常見于組合邏輯 當 C B B A 這種情況下 在一個時鐘周期里 B 和 C 可以同時等于 A 也就是說這時候 B 的原始數(shù)據(jù)將會丟失 而 是非阻塞賦值 常見于時序邏輯 也就是與 CLK 有關的 always 塊里 當 C B B A 此時 C 得到 A 的值需要兩個時鐘周期來完成 也就是第一個時鐘周期 A 的值賦給 B 第二 個周期 B 賦給 C 也就是說 B 的原始數(shù)據(jù)在第一個時鐘周期會保留在 C 中 B 非瞬間丟失 所以阻塞可以理解成瞬間丟失 而非阻塞即可以理解成非瞬間丟失 簡單的就是阻塞 理解成丟失 非阻塞理解成非丟失 看下面兩個程序 1 module top clk a c input a clk output c reg c b always posedge clk begin b a c b end endmodule 2 module top clk a c input a clk output c reg c b always posedge clk begin b a c b end endmodule 第一個程序用的是非阻塞賦值 對其生成模塊如下 clk 信號的上升沿到來時 b 就等于 a c 就等于 b 這里應該用到了兩個觸發(fā)器 請注 意 賦值是在 always 塊結束后執(zhí)行的 c 應為原來 b 的值 這里的理解是 在第一拍時鐘 下 第二個觸發(fā)器不可能取到 a 值作為輸入的 D 端 若采到即保持時間違例 第二個程序用的是阻塞賦值 對其生成模塊如下 clk 信號的上升沿到來時 將發(fā)生如下的變化 b 馬上取 a 的值 c 馬上取 b 的值 即等 于 a 生成的電路圖如下所示只用了一個觸發(fā)器來寄存器 a 的值 又輸出給 b 和 c 下面從功能和執(zhí)行時間上對其進行分析 阻塞賦值操作符用等號 即 表示 為什么稱這種賦值為阻塞賦值呢 這是因為在賦 值時先計算等號右手方向 RHS 部分的值 這時賦值語句不允許任何別的 Verilog 語句的 干擾 直到現(xiàn)行的賦值完成時刻 即把 RHS 賦值給 LHS 的時刻 它才允許別的賦值語句 的執(zhí)行 一般可綜合的阻塞賦值操作在 RHS 不能設定有延遲 即使是零延遲也不允許 從理論上講 它與后面的賦值語句只有概念上的先后 而無實質上的延遲 阻塞賦值的執(zhí)行可以認為是只有一個步驟的操作 計算 RHS 并更新 LHS 此時不能允許有來自任何其他 Verilog 語句的干擾 所謂阻 塞的概念是指在同一個 always 塊中 其后面的賦值語句從概念上 即使不設定延遲 是在 前一句賦值語句結束后再開始賦值的 非阻塞賦值操作符用小于等于號 即 表示 為什么稱這種賦值為非阻塞賦值 這是因為在賦值操作時刻開始時計算非阻塞賦值符的 RHS 表達式 賦值操作時刻結束時更 新 LHS 在計算非阻塞賦值的 RHS 表達式和更新 LHS 期間 其他的 Verilog 語句 包括其 他的 Verilog 非阻塞賦值語句都能同時計算 RHS 表達式和更新 LHS 非阻塞賦值允許其他 的 Verilog 語句同時進行操作 非阻塞賦值的操作可以看作為兩個步驟的過程 1 在賦值時刻開始時 計算非阻塞賦值 RHS 表達式 2 在賦值時刻結束時 更新非阻塞賦值 LHS 表達式 非阻塞賦值操作只能用于對寄存器類型變量進行賦值 因此只能用在 initial 塊和 always 塊等過程塊中 非阻塞賦值不允許用于連續(xù)賦值 在編程時應該注意以下問題 1 時序電路建模時 用非阻塞賦值 時序電路建模時 用非阻塞賦值 2 鎖存器電路建模時 用非阻塞賦值 鎖存器電路建模時 用非阻塞賦值 3 用用 alwaysalways 塊建立組合邏輯模型時 用阻塞賦值 塊建立組合邏輯模型時 用阻塞賦值 4 在同一個在同一個 alwaysalways 塊中建立時序和組合邏輯電路時 用非阻塞賦值 塊中建立時序和組合邏輯電路時 用非阻塞賦值 5 在同一個在同一個 alwaysalways 塊中不要既用非阻塞賦值又用阻塞賦值 塊中不要既用非阻塞賦值又用阻塞賦值 6 不要在一個以上的不要在一個以上的 alwaysalways 塊中為同一個變量賦值 塊中