基于FPGA的PSK調(diào)制系統(tǒng)實(shí)驗(yàn)報(bào)告

實(shí)驗(yàn)題目：基于FPGA的PSK調(diào)制系統(tǒng) 專(zhuān)業(yè)班級(jí)： 學(xué)生姓名： 指導(dǎo)教師： 設(shè)計(jì)時(shí)間： 基于FPGA的PSK調(diào)制系統(tǒng)一、 實(shí)驗(yàn)?zāi)康?. 掌握利用原理圖輸入法設(shè)計(jì)電路的方法，掌握QuartusII的層次化設(shè)計(jì)方法。通過(guò)PSK調(diào)制系統(tǒng)的設(shè)計(jì)，熟悉用EDA軟件進(jìn)行電路設(shè)計(jì)的詳細(xì)流程，以及在硬件上的應(yīng)用。2. 掌握絕對(duì)碼、相對(duì)碼的概念以及它們之間的變換關(guān)系和變換方法。 3. 掌握用鍵控法產(chǎn)生2PSK信號(hào)的方法。 4. 掌握相對(duì)碼波形與2PSK信號(hào)波形之間的關(guān)系、絕對(duì)碼波形與2DPSK信號(hào)波形之間的關(guān)系。 二、 實(shí)驗(yàn)要求利用實(shí)驗(yàn)板具有模擬信號(hào)處理的功能，設(shè)計(jì)一個(gè)移相鍵控信號(hào)發(fā)生器。 要求利用板上的8位DIP開(kāi)關(guān)設(shè)置基帶信號(hào)碼（8bit）。 板上的DAC送出己調(diào)信號(hào)（正弦波），對(duì)8bit基帶信號(hào)循環(huán)調(diào)制。要有用于觀察的同步脈沖輸出。傳輸速率1200bps。為簡(jiǎn)單起見(jiàn)，載波頻率也是1200Hz。為簡(jiǎn)單起見(jiàn)，已調(diào)信號(hào)的相位和基帶信號(hào)碼的夫系柬用絕對(duì)調(diào)相方式。即基帶信號(hào)為l，己調(diào)信號(hào)的相位相對(duì)于參考相位改變180度?；鶐盘?hào)為0，已調(diào)信號(hào)的相位與參考相位相同。三、 實(shí)驗(yàn)內(nèi)容1、PSK調(diào)制原理相移鍵控(Phase Shift Keying，PSK)，它是受鍵控的載波相位按數(shù)字基帶脈沖的規(guī)律而改變的一種數(shù)字調(diào)制方式。這種以載波的不同相位直接表示相應(yīng)數(shù)字信息的相位鍵控，通常被稱(chēng)為絕對(duì)移相方式。當(dāng)基帶信號(hào)為二進(jìn)制數(shù)字脈沖序列時(shí)，所得到的相位鍵控信號(hào)為二進(jìn)制相位鍵控，即2PSK，它的表達(dá)式為式中，(t)由數(shù)字信息“0”“1”控制。在絕對(duì)移相中，因?yàn)?t)選用的參考相位基準(zhǔn)就是未調(diào)制的載波，所以(t)就是載波的絕對(duì)值。一般說(shuō)來(lái)，數(shù)字信息為“1”時(shí)，(t)=0，數(shù)字信息為“0”時(shí)，(t)=。即如圖所示2、系統(tǒng)總體設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)框圖3、系統(tǒng)詳細(xì)設(shè)計(jì)1 分頻器設(shè)計(jì)根據(jù)題目中載波頻率小于30kHZ的要求，生成載波信號(hào)的正弦信號(hào)發(fā)生器選擇16位累加器，則其需要的時(shí)鐘在30kHZ以上即可。因此，設(shè)計(jì)中對(duì)20MHZ的系統(tǒng)時(shí)鐘進(jìn)行512分頻（39KHZ）和16384分頻（1.22KHZ）。512分頻所得時(shí)鐘作為正弦信號(hào)發(fā)生器的時(shí)鐘，16384分頻所得時(shí)鐘則作為整個(gè)系統(tǒng)的基帶信號(hào)。VNDL具體設(shè)計(jì)見(jiàn)附錄一。通過(guò)VHDL包裝生成的分頻器模塊及其波形仿真圖如下面兩圖所示。分頻器模塊分頻器模塊波形仿真結(jié)果2 正弦信號(hào)發(fā)生器設(shè)計(jì)DDS(Direct Digital Synthesizer)具有較高的頻率分辨率，可以實(shí)現(xiàn)頻率的快速切換，并且在頻率切換時(shí)能保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位、幅度的數(shù)字調(diào)制。本系統(tǒng)的正弦信號(hào)發(fā)生器模塊就是基于DDS技術(shù)設(shè)計(jì)的。DDS原理圖如下：DDS基本結(jié)構(gòu)上圖中M為相位累加器的位數(shù)。N為信號(hào)數(shù)據(jù)的位數(shù)。F為頻率控制字。fclk 為系統(tǒng)的時(shí)鐘。由DDS原理知其基頻為：fSIN = fclk/2M也即是設(shè)計(jì)的正弦信號(hào)發(fā)生器的精度為fSIN。由以上知，當(dāng)輸入的頻率控制字為F時(shí)，輸出正弦波的頻率為：fout = F* fSIN = F*fclk/2M基于以上DDS原理，系統(tǒng)選擇16位的累加器。一個(gè)周期正弦波取64個(gè)采樣點(diǎn)，在Excel表格中可以用下拉單元格的方式迅速生成地址，地址范圍為063，即波形表中每種波形每周期取64點(diǎn)。之后輸入公式“=sin(A1/64)*2*3.)”，再利用下拉單元格的方式，得到各個(gè)地址單元所對(duì)應(yīng)得正弦函數(shù)值。以上得到的正弦函數(shù)表往往不能被D/A轉(zhuǎn)換器直接利用，需要將其置映射到D/A轉(zhuǎn)換器所能接受的數(shù)據(jù)空間內(nèi)。設(shè)計(jì)中所用D/A轉(zhuǎn)換器為8位，其數(shù)據(jù)空間是0255，可以利用公式“=127.5*（1+B1）”來(lái)映射數(shù)據(jù)，影射后的數(shù)據(jù)為小數(shù)，還須對(duì)其取整，輸入公式 “=INT（C1）”。然后復(fù)制所得數(shù)據(jù)，在Quartus II平臺(tái)中生成hex文件。由以上可得，系統(tǒng)需要使用6位地址線8位數(shù)據(jù)線的ROM作為數(shù)據(jù)存儲(chǔ)器。時(shí)鐘為512分頻（約為39KHZ）所得信號(hào)。具體電路圖如圖10所示。正弦信號(hào)發(fā)生器電路圖設(shè)計(jì)時(shí)將頻率控制字設(shè)置為8192。也即輸出的正弦波頻率為4.88KHZ。仿真結(jié)果如圖所示。正弦信號(hào)發(fā)生器模塊波形仿真結(jié)果3 PSK模塊設(shè)計(jì)PSK模塊仿真結(jié)果如圖PSK模塊仿真波形4 數(shù)模轉(zhuǎn)換本系統(tǒng)數(shù)模轉(zhuǎn)換器采用DAC0832，數(shù)模轉(zhuǎn)換模塊如下圖18所示。輸出的模擬量與輸入的數(shù)字量（DN-1*2N-1+D0*20）成正比，這就實(shí)現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。輸入可有28（=256）個(gè)不同的二進(jìn)制組態(tài)，輸出為256個(gè)電壓之一，即輸出電壓不是整個(gè)電壓范圍內(nèi)任意值，只能是256個(gè)可能值中的一個(gè)。本系統(tǒng)要求輸出量是電壓，而DAC0832輸出的是電流量，所以還必須經(jīng)過(guò)一個(gè)外接的運(yùn)算放大器轉(zhuǎn)換成電壓，這里選用OP07集成運(yùn)放，此運(yùn)放具有極低的輸入失調(diào)電壓、極低的失調(diào)電壓溫漂能長(zhǎng)期穩(wěn)定工作等特點(diǎn)。圖18 D/A轉(zhuǎn)換模塊系統(tǒng)總電路3: 源程序清單1、分頻器程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clkdiv IS PORT(clk : IN STD_LOGIC; -clk_div2 : OUT STD_LOGIC; -clk_div4 : OUT STD_LOGIC; -clk_div8 : OUT STD_LOGIC; -clk_div16 : OUT STD_LOGIC;-clk_div32 : OUT STD_LOGIC;-clk_div256 : OUT STD_LOGIC;clk_div512 : OUT STD_LOGIC; clk_div16384 : OUT STD_LOGIC ); END clkdiv; ARCHITECTURE rtl OF clkdiv IS SIGNAL count : STD_LOGIC_VECTOR(13 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF (clkevent AND clk= 1 ) THEN IF(count=111 ) THEN Count 0 ); ELSE Count = count +1; END IF ; END IF ; END PROCESS; -clk_div2 = count(0); -clk_div4 = count(1); -clk_div8 = count(2); -clk_div16 = count(3); -clk_div32 = count(4);-clk_div256 = count(7);clk_div512 = count(8);clk_div16384 = count(13);END rtl;2、加法器程序library ieee;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER16 IS PORT( A : IN STD_LOGIC_VECTOR(15 DOWNTO 0); B : IN STD_LOGIC_VECTOR(15 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );END ADDER16;ARCHITECTURE behav OF ADDER16 IS BEGIN S=A+B;END behav;3、寄存器程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(15 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );END REG32B;ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOADEVENT AND LOAD = 1 THEN DOUT = DIN; END IF;END PROCESS;END behav;4、ROM程序LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY DATAROM ISPORT(address: IN STD_LOGIC_VECTOR (5 DOWNTO 0);inclock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END DATAROM;ARCHITECTURE SYN OF datarom ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncramGENERIC (clock_enable_input_a: STRING;clock_enable_output_a: STRING;init_file: STRING;intended_device_family: STRING;lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT (clock0: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT;BEGINq BYPASS,clock_enable_output_a = BYPASS,init_file = data.hex,intended_device_family = Cyclone II,lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=ROM1,lpm_type = altsyncram,numwords_a = 64,operation_mode = ROM,outdata_aclr_a = NONE,outdata_reg_a = UNREGISTERED,widthad_a = 6,width_a = 8,width_byteena_a = 1)PORT MAP (clock0 = inclock,address_a = address,q_a = sub_wire0);END SYN;5、PSK模塊程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY AP_SK IS PORT( SIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); K,A,P : IN STD_LOGIC; SO