9.基于VHDL的數(shù)字電子硬件系統(tǒng)設(shè)計(jì).ppt

基于VHDL的數(shù)字電子硬件系統(tǒng)設(shè)計(jì),重點(diǎn)：必考內(nèi)容,四選一電路,libraryieee;useieee.std_logic_1164.all;entitya4isport(input:instd_logic_vector(3downto0);sel:instd_logic_vector(1downto0);y:outstd_logic);enda4;architecturertlofa4isbeginprocess(input,sel)beginif(sel=00)theny=input(0);elsif(sel=01)theny=input(1);elsif(sel=10)theny=input(2);elsey=input(3);endif;endprocess;endrtl;,四選一電路,entitymux4isport(i0,i1,12,13,a,b:instd_logic;q:outstd_logic);endmux4;architecturertlofmux4issiganlsel:std_logic_vector(1downto0);beginsel=b,三態(tài)門(mén),三態(tài)門(mén)，是指邏輯門(mén)的輸出除有高、低電平兩種狀態(tài)外，還有第三種狀態(tài)高阻狀態(tài)的門(mén)電路高阻態(tài)相當(dāng)于隔斷狀態(tài)。三態(tài)門(mén)都有一個(gè)EN控制使能端，來(lái)控制門(mén)電路的通斷?？梢跃邆溥@三種狀態(tài)的器件就叫做三態(tài)(門(mén),總線,.).舉例來(lái)說(shuō)：內(nèi)存里面的一個(gè)存儲(chǔ)單元，讀寫(xiě)控制線處于低電位時(shí)，存儲(chǔ)單元被打開(kāi)，可以向里面寫(xiě)入；當(dāng)處于高電位時(shí)，可以讀出，但是不讀不寫(xiě)，就要用高電阻態(tài)，既不是5v，也不是0v計(jì)算機(jī)里面用1和0表示是，非兩種邏輯，但是，有時(shí)候，這是不夠的，比如說(shuō)，他不夠富有但是他也不一定窮啊，她不漂亮，但也不一定丑啊，處于這兩個(gè)極端的中間，就用那個(gè)既不是也不是的中間態(tài)表示，叫做高阻態(tài)。高電平,低電平可以由內(nèi)部電路拉高和拉低。而高阻態(tài)時(shí)引腳對(duì)地電阻無(wú)窮,此時(shí)讀引腳電平時(shí)可以讀到真實(shí)的電平值.高阻態(tài)的重要作用就是I/O(輸入/輸出)口在輸入時(shí)讀入外部電平用.,三態(tài)門(mén)的應(yīng)用,一般門(mén)與其它電路的連接，無(wú)非是兩種狀態(tài)，1或者0，在比較復(fù)雜的系統(tǒng)中，為了能在一條傳輸線上傳送不同部件的信號(hào)，研制了相應(yīng)的邏輯器件稱(chēng)為三態(tài)門(mén)，除了有這兩種狀態(tài)以外還有一個(gè)高阻態(tài)，就是高阻抗（電阻很大，相當(dāng)于開(kāi)路）。如果你的設(shè)備端口要掛在一個(gè)總線上,必須通過(guò)三態(tài)緩沖器.因?yàn)樵谝粋€(gè)總線上同時(shí)只能有一個(gè)端口作輸出,這時(shí)其他端口必須在高阻態(tài),同時(shí)可以輸入這個(gè)輸出端口的數(shù)據(jù).所以你還需要有總線控制管理,訪問(wèn)到哪個(gè)端口,那個(gè)端口的三態(tài)緩沖器才可以轉(zhuǎn)入輸出狀態(tài).這是典型的三態(tài)門(mén)應(yīng)用,如果在線上沒(méi)有兩個(gè)以上的輸出設(shè)備,當(dāng)然用不到三態(tài)門(mén),而線或邏輯又另當(dāng)別論了.,三態(tài)門(mén),libraryieee;useieee.std_logic_1164.all;entitytri_gateisport(din,en:instd_logic;dout:outstd_logic);endtri_gate;architecturezasoftri_gateisbegintri_gate:process(din,en)beginif(en=1)thendout=din;elsedout=Z;endif;endprocess;endzas;,總線緩沖器,總線緩沖器在總線傳輸中起數(shù)據(jù)暫存緩沖的作用。其典型芯片有74LS244和74LS245。74LS244是一種8位三態(tài)緩沖器，可用來(lái)進(jìn)行總線的單向傳輸控制。74LS245是一種8位的雙向傳輸?shù)娜龖B(tài)緩沖器，可用來(lái)進(jìn)行總線的雙向傳輸控制，所以也稱(chēng)總線收發(fā)器。,總線緩沖器,總線的控制要求：總線作為計(jì)算機(jī)系統(tǒng)中各部件的公共信息傳輸通道，當(dāng)系統(tǒng)運(yùn)行時(shí)各個(gè)部件均掛在總線上，但這些部件的工作情況并不完全一樣，有的部件可作為信號(hào)源向總線發(fā)送信息，有的部件可作為接收器件從總線接收信息。數(shù)據(jù)或信息代碼是用電位的高低來(lái)表示的，在某一時(shí)刻若有幾個(gè)部件同時(shí)向總線發(fā)送數(shù)據(jù)，則總線上的情況就成為不確定的了，電路也可能被燒毀。由于這個(gè)原因，在同一時(shí)刻只能允許一個(gè)部件向總線發(fā)送數(shù)據(jù)。對(duì)于數(shù)據(jù)的接收就沒(méi)有上述限制，可以允許一個(gè)部件或多個(gè)部件同時(shí)接收數(shù)據(jù)?？偩€的控制方法：為控制接在總線上的某些部件能根據(jù)需要，在電氣連接上與總線“脫開(kāi)”，不影響其他部件的工作，可以在器件內(nèi)部設(shè)置三態(tài)緩沖器。數(shù)據(jù)通過(guò)三態(tài)緩沖器再送入總線，當(dāng)三態(tài)緩沖器處于低阻狀態(tài)，即輸出端為高電平或低電平狀態(tài)時(shí)，器件掛在總線上；當(dāng)三態(tài)緩沖器處于高阻狀態(tài)，即開(kāi)路狀態(tài)或浮空狀態(tài)時(shí)，器件與總線邏輯上“脫開(kāi)”，但物理上仍是連接在一起的。,單向總線緩沖器：由多個(gè)三態(tài)門(mén)組成，來(lái)驅(qū)動(dòng)地址總線和控制總線,libraryieee;useieee.std_logic_1164.all;entitytri_buf8isport(din:instd_logic_vector(7downto0);dout:outstd_logic_vector(7downto0);en:instd_logic;);endtri_buf8;architecturezasoftri_buf8isbegintri_buff:process(din,en)beginif(en=1)thendout=din;elsedout=ZZZZZZZZ;endif;endprocess;endzas;,雙向總線緩沖器,libraryieee;useieee.std_logic_1164.all;entitytri_bigateisport(a,b:inoutstd_logic_vector(7downto0);dr:instd_logic;en:instd_logic;);endtri_bigate;architecturertloftri_bigateissignalaout,bout:std_logic_vector(7downto0);beginp1:process(a,dr,en)beginif(en=0anddr=1)thenbout=a;elsebout=ZZZZZZZZ;endif;b=bout;endprocess;p2:process(b,dr,en)beginif(en=0anddr=0)thenaout=b;elseaout=ZZZZZZZZ;endif;a=aout;endprocess;endrtl;,半加器（只有兩個(gè)加數(shù)作為輸入）,libraryieee;useieee.std_logic_1164.all;entityhalf_adderisport(a,b:instd_logic;s,co:outstd_logic);endhalf_adder;architecturehalf1ofhalf_adderisbeginc=aorb;d=anandb;co=notd;s=candd;endhalf1;,全加器（輸入包括兩個(gè)加數(shù)和一個(gè)進(jìn)位）,libraryieee;useieee.std_logic_1164.all;entityfull_adderisport(a,b,cin:instd_logic;s,co:outstd_logic);endfull_adder;architectureful1offull_adderiscomponenthalf_adderport(a,b:instd_logic;s,co:outstd_logic);endcomponent;signalu0_co,u0_s,u1_co:std_logic;beginu0:half_adderportmap(a,b,u0_s,u0_co);u1:half_adderportmap(u0_s,cin,s,u1_co);co=u0_cooru1_co;endfull;,計(jì)數(shù)器,狹義的計(jì)數(shù)器是指一些常用計(jì)時(shí)器，例如體育比賽中測(cè)試時(shí)間的計(jì)時(shí)器等，但本詞條所要介紹的并不是這種計(jì)時(shí)器，要介紹的是應(yīng)用更為廣泛的時(shí)序邏輯電路中的計(jì)數(shù)器。在數(shù)字電子技術(shù)中應(yīng)用的最多的時(shí)序邏輯電路。計(jì)數(shù)器不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。但是并無(wú)法顯示計(jì)算結(jié)果，一般都是要通過(guò)外接LCD或LED屏才能顯示。,計(jì)數(shù)器,1、如果按照計(jì)數(shù)器中的觸發(fā)器是否同時(shí)翻轉(zhuǎn)分類(lèi)，可將計(jì)數(shù)器分為同步計(jì)數(shù)器和異步計(jì)數(shù)器兩種。常見(jiàn)的同步計(jì)數(shù)器有74160系列,74LS190系列，常見(jiàn)的異步計(jì)數(shù)器有74LS290系列。2、如果按照技術(shù)過(guò)程中數(shù)字增減分類(lèi)，又可將計(jì)數(shù)器分為加法計(jì)數(shù)器和減法計(jì)數(shù)器，隨時(shí)鐘信號(hào)不斷增加的為加法計(jì)數(shù)器，不斷減少的為減法計(jì)數(shù)器。另外還有很多種分類(lèi)不一一列舉，但是最常用的是第一種分類(lèi)，因?yàn)檫@種分類(lèi)可以使人一目了然，知道這個(gè)計(jì)數(shù)器到底是什么觸發(fā)方式，以便于設(shè)計(jì)者進(jìn)行電路的設(shè)計(jì),計(jì)數(shù)器,entityCOUNTER3isport(clk:inbit;reset:inbit;count:outintegerrange0to7);endCOUNTER3;architectureMY_ARCHofCOUNTER3issignalcount_tmp:integerrange0to7;-（定義語(yǔ)句）beginprocessbeginwaituntil(clkeventandclk=1);ifreset=1orcount_tmp=7thencount_tmp=0;elsecount_tmp=count_tmp+1;endif;endprocess;count=count_tmp;endMY_ARCH;,觸發(fā)器,邊沿D觸發(fā)器電平觸發(fā)的主從觸發(fā)器工作時(shí)，必須在正跳沿前加入輸入信號(hào)。如果在CP高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。而邊沿觸發(fā)器允許在CP觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)。這樣，輸入端受干擾的時(shí)間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱(chēng)為維持-阻塞邊沿D觸發(fā)器。,d觸發(fā)器芯片有:74HC7474LS90雙D觸發(fā)器74LS7474LS364八D觸發(fā)器（三態(tài)）7474、74H74、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74雙D型正沿觸發(fā)器（帶預(yù)置和清除端）74174、74LS174、74F174、74ALS174、74S174、74HC174、74C174六D型觸發(fā)器（帶清除端）74175、74LS175、74F175、74ALS175、74S175、74HC175、74C175四D型觸發(fā)器（帶清除端）74273、74LS273、74S273、74F273、74ALS273、74HC273八D型觸發(fā)器（帶清除端）74LS377、74F377、74S3777八D觸發(fā)器74LS378、74F378、74S378、74HC378六D觸發(fā)器74LS379、74F379、74S379、74HC379八D觸發(fā)器,觸發(fā)器,entityuregisgeneric(size:integer:=2);port(clk,reset,load:instd_logic;d:inunsigned(size-1downto0);q:bufferunsigned(size-1downto0);endureg;architecturearchuregofuregisbeginp1:process(reset,clk)beginifreset=1thenq0);elsif(clkeventandclk=1)thenifload=1thenq=d;endif;endif;endprocess;endarchureg;,移位寄存器,在數(shù)字電路中，用來(lái)存放二進(jìn)制數(shù)據(jù)或代碼的電路稱(chēng)為寄存器。寄存器是由具有存儲(chǔ)功能的觸發(fā)器組合起來(lái)構(gòu)成的。一個(gè)觸發(fā)器可以存儲(chǔ)一位二進(jìn)制代碼，存放N位二進(jìn)制代碼的寄存器，需用n個(gè)觸發(fā)器來(lái)構(gòu)成。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下一次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。目前常用的集成移位寄存器種類(lèi)很多，如74164、74165、74166均為八位單向移位寄存器，74195為四位單向移存器，74194為四位雙向移存器，74198為八位雙向移存器。,移位寄存器,移位寄存器,libraryieee;useieee.std_logic_1164.all;entitytest_03isport(a,clk,reset:instd_logic;b:outstd_logic);endtest_03;architecturetest_03oftest_03issignalshif_1,shif_2,shif_3:std_logic;beginprocess(clk)beginif(reset=1)thenshif_1=0;shif_2=0;shif_3=0;b=0;elsif(clkeventandclk=1)thenshif_1=a;shif_2=shif_1;shif_3=shif_2;b=shif_3;endif;endprocess;endtest_03;,8位移位寄存器,p1:process(clk,reset,syn_in)beginifreset=1thentemp0);elsifclkeventandclk=0thenif(syn_in=1orsyn_im=1)thentemp(0)=d_in;endif;foriin1to7looptemp(i)=temp(i-1);endloop;endif;endprocess;,譯碼器,譯碼是編碼的逆過(guò)程，在編碼時(shí)，每一種二進(jìn)制代碼，都賦予了特定的含義，即都表示了一個(gè)確定的信號(hào)或者對(duì)象。把代碼狀態(tài)的特定含義“翻譯”出來(lái)的過(guò)程叫做譯碼，實(shí)現(xiàn)譯碼操作的電路稱(chēng)為譯碼器?；蛘哒f(shuō)，譯碼器是可以將輸入二進(jìn)制代碼的狀態(tài)翻譯成輸出信號(hào)，以表示其原來(lái)含義的電路。根據(jù)需要，輸出信號(hào)可以是脈沖，也可以是高電平或者低電平。顯示譯碼主要解決二進(jìn)制數(shù)顯示成對(duì)應(yīng)的十、或十六進(jìn)制數(shù)的轉(zhuǎn)換功能，一般其可分為驅(qū)動(dòng)LED和驅(qū)動(dòng)LCD兩類(lèi)。LCD譯碼驅(qū)動(dòng)器電路與LED的譯碼驅(qū)動(dòng)電路不同，其輸出不是高電平或低電平，而是脈沖電壓，當(dāng)輸出有效時(shí)，其輸出為交變的脈沖電壓，否則為高電平或低電平。,3-8譯碼器,libraryieee;useieee.std_logic_1164.all;entitydecoder_3_to_8isport(a,b,c,g1,g2,g3:instd_logic;y:outstd_logic_vector(7downto0);enddecoder_3_to_8;architecturertlofdecoder_3_to_8issignalindata:std_logic_vector(2downto0);beginindatayyyyyyyy=”01111111”endcase;elsey=”11111111”;endif;endprocess;endrtl;,電視搶答大賽的搶答器,libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entityqiangdaisport(clk,clr,start:instd_logic;-clocka:instd_logic;-input1b:instd_logic;-input2c:instd_logic;-input3d:instd_logic;-input4e:instd_logic;-input5r:instd_logic;-input6g:instd_logic;-input7h:instd_logic;-input8i:instd_logic;-input9j:instd_logic;-input10output:outstd_logic_vector(10downto0);-誰(shuí)搶到，輸出顯示flag:outstd_logic-有人回答);endqiangda;,電視搶答大賽的搶答器,architectureBehavioralofqiangdaissignalflagf:std_logic;beginqiangda:process(clk,a,b,c,d,e,f,g,h,I,j,clr,start)begin-實(shí)際按鍵速度不能跟掃描頻率相比，-所以此處雖有優(yōu)先級(jí)，也不影響結(jié)果if(clkeventandclk=1)theni