2014年P(guān)LD習(xí)題集(含參考答案)數(shù)字系統(tǒng)設(shè)計(jì)VIP

1、第1章習(xí)題1.1 名詞解釋prom cpld fpga asic jtag邊界掃描 fpga/cpld編程與配置 邏輯綜合pal eda gal ip-core isp asic rtl fpga sopc cpld ip-core soc和sopc eda/cad1.2 現(xiàn)代eda技術(shù)的特點(diǎn)有哪些？采用hdl描述、自頂向下、開放標(biāo)準(zhǔn)、具有完備設(shè)計(jì)庫1.3 什么是top-down設(shè)計(jì)方式？（p4）1.4 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式有哪些？各有什么優(yōu)缺點(diǎn)？74ls系列/4000系列常規(guī)邏輯門設(shè)計(jì):設(shè)計(jì)難度大、調(diào)試復(fù)雜采用cpld/fpga等可編程器件來設(shè)計(jì)：用hdl描述、設(shè)計(jì)難度小、調(diào)試仿真方便，開發(fā)費(fèi)

2、用低，但單位成本較高，適合小批量應(yīng)用專用集成電路設(shè)計(jì)：設(shè)計(jì)掩模成本高，適合大批量應(yīng)用1.5 什么是ip復(fù)用技術(shù)？ip核對(duì)eda技術(shù)的應(yīng)用和發(fā)展有什么意義？（p5） ip可重復(fù)使用的一種功能設(shè)計(jì)，可節(jié)省設(shè)計(jì)時(shí)間、縮短開發(fā)周期，避免重復(fù)勞動(dòng)為大規(guī)模soc設(shè)計(jì)提供開發(fā)基礎(chǔ)、和開發(fā)平臺(tái)。1.6 用硬件描述語言設(shè)計(jì)數(shù)字電路有什么優(yōu)勢(shì)？優(yōu)勢(shì)：可進(jìn)行行為級(jí)、rtl級(jí)、門級(jí)多層面對(duì)電路進(jìn)行描述、可功能仿真時(shí)序分析，與工藝無關(guān)。1.8 基于fpga/cpld的數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟？（p8 圖1.7）1.9 什么是綜合？常用的綜合工具有哪些？hdlrtl門級(jí)網(wǎng)表的描述轉(zhuǎn)換過程altera:max-plus

3、ii，quartus, xilinx:ise , lattice: isplerver1.10 功能仿真與時(shí)序仿真有什么區(qū)別？ 功能仿真不考慮器件延時(shí)，而時(shí)序分析必須考慮在不同器件中的物理信號(hào)的延時(shí)1.11 數(shù)字邏輯設(shè)計(jì)描述分哪幾個(gè)層級(jí)，各有什么特點(diǎn)。1.12、為何任意組合邏輯電路可用通用的與陣列、或陣列組合來實(shí)現(xiàn)。 可表示為布爾代數(shù)方程，由乘積項(xiàng)的和表示1.13 fpga與cpld在實(shí)現(xiàn)方式或內(nèi)部結(jié)構(gòu)上的主要區(qū)別 查表、與或陣列1.14 veriloghdl與計(jì)算機(jī)程序設(shè)計(jì)語言主要區(qū)別（描述并行電路行為或結(jié)構(gòu)、描述的串行指令流）1.15 簡述“邏輯綜合”功能作用。1.16 數(shù)字系統(tǒng)描述有哪些

4、層級(jí)，各有什么特點(diǎn)，用硬件描述語言設(shè)計(jì)數(shù)字電路有什么優(yōu)勢(shì)？第2章習(xí)題2.1 從器件的或陣列編程結(jié)構(gòu)角度看，prom、pla、pal、gal在結(jié)構(gòu)上有什么區(qū)別？2.2 說明pal、gal的輸出單元有何特點(diǎn)，它怎樣實(shí)現(xiàn)可編程組合電路和時(shí)序電路？pal、gal輸出單元都有一個(gè)觸發(fā)器，實(shí)現(xiàn)組合邏輯時(shí)觸發(fā)器被旁路掉， 實(shí)現(xiàn)時(shí)序單路是則從觸發(fā)器輸出信號(hào)。2.3 簡述基于乘積項(xiàng)的可編程邏輯器件的結(jié)構(gòu)特點(diǎn)？ pal、gal是乘積項(xiàng)可編程，或陣列固定的pld器件，送到或門的乘積項(xiàng)是固定的，大大簡化了器件設(shè)計(jì)算法2.4 基于查找表的可編程邏輯結(jié)構(gòu)的原理是什么？p31文字解釋2.5 基于乘積項(xiàng)和基于查找表的結(jié)構(gòu)各有

5、什么優(yōu)缺點(diǎn)？基于乘積項(xiàng)的適合用于設(shè)計(jì)一些邏輯型電路、電路規(guī)模較小而基于查找表結(jié)構(gòu)適合設(shè)計(jì)數(shù)據(jù)型電路，電路規(guī)模較大，用于邏輯型電路設(shè)計(jì)會(huì)有延時(shí)不確定等問題。2.6 cpld和fpga在結(jié)構(gòu)上有什么明顯的區(qū)別，各有什么特點(diǎn)？ cpld是基于乘積項(xiàng)可編程的，適合用于設(shè)計(jì)一些邏輯型電路、電路規(guī)模較小fpga是基于查表的，適合設(shè)計(jì)數(shù)據(jù)型大規(guī)模系統(tǒng)2.7 fpga器件中的存儲(chǔ)器塊有何作用？ fpga存儲(chǔ)器用于存儲(chǔ)每種邏輯輸入對(duì)應(yīng)的需要輸出邏輯真值表。2.8簡要說明jtag邊界掃描概念及作用。2.9 簡述fpga配置、cpld編程概念及其異同點(diǎn)。第3章習(xí)題3-1 基于quartus ii軟件，用d觸發(fā)器設(shè)計(jì)

6、一個(gè)2分頻電路，并做波形仿真，在此基礎(chǔ)上，設(shè)計(jì)一個(gè)4分頻和8分頻電路，做波形仿真。 3-2 基于quartus ii軟件，用7490設(shè)計(jì)一個(gè)能計(jì)時(shí)（12小時(shí)）、計(jì)分（60分）和計(jì)秒（60秒）的簡單數(shù)字鐘電路。設(shè)計(jì)過程如下：（1）先用quartus ii的原理圖輸入方式，用7490連接成包含進(jìn)位輸出的模60的計(jì)數(shù)器，并進(jìn)行仿真，如果功能正確，則將其生成一個(gè)部件；（2）將7490連接成模12的計(jì)數(shù)器，進(jìn)行仿真，如果功能正確，也將其生成一個(gè)部件；（3）將以上兩個(gè)部件連接成為簡單的數(shù)字鐘電路，能計(jì)時(shí)、計(jì)分和計(jì)秒，計(jì)滿12小時(shí)后系統(tǒng)清0重新開始計(jì)時(shí)。（4）在實(shí)現(xiàn)上述功能的基礎(chǔ)上可以進(jìn)一步增加其它功能，比

7、如校時(shí)功能，能隨意調(diào)整小時(shí)、分鐘信號(hào)，增加整點(diǎn)報(bào)時(shí)功能等。 3-3 基于quartus ii軟件，用74161設(shè)計(jì)一個(gè)模99的計(jì)數(shù)器，個(gè)位和十位都采用8421bcd碼的編碼方式設(shè)計(jì)，分別用置0和置1兩種方法實(shí)現(xiàn)，完成原理圖設(shè)計(jì)輸入、編譯、仿真和下載整個(gè)過程。 3-4 基于quartus ii軟件，用7490設(shè)計(jì)一個(gè)模71計(jì)數(shù)器，個(gè)位和十位都采用8421bcd碼的編碼方式設(shè)計(jì)，完成原理圖設(shè)計(jì)輸入、編譯、仿真和下載整個(gè)過程。 3-5 基于quartus ii，用74283（4位二進(jìn)制全加器）設(shè)計(jì)實(shí)現(xiàn)一個(gè)8位全加器，并進(jìn)行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果3-6 基于quartus ii，用7419

8、4（4位雙向移位寄存器）設(shè)計(jì)一個(gè)“00011101”序列產(chǎn)生器電路，進(jìn)行編譯和仿真，查看仿真結(jié)果。 3-7 基于quartus ii軟件，用d觸發(fā)器和適當(dāng)?shù)拈T電路實(shí)現(xiàn)一個(gè)輸出長度為15的m序列產(chǎn)生器，進(jìn)行編譯和仿真，查看仿真結(jié)果。 第4章習(xí)題4.1 用verilog設(shè)計(jì)一個(gè)8位加法器，并進(jìn)行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果。4.2 用verilog設(shè)計(jì)一個(gè)8位計(jì)數(shù)器，并進(jìn)行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果。第5章習(xí)題5.1 下列標(biāo)識(shí)符哪些是合法的，哪些是錯(cuò)誤的？cout, 8sum, a*b, _data, wait, initial, $latch5.2 下列數(shù)字的表示是否正確？6d18

9、, bx0, 5b0x110, da30, 10d2, hzf5.3 reg型與wire型變量有什么本質(zhì)區(qū)別5.4 wire型變量沒有驅(qū)動(dòng)其值為多少5.5 reg型初始值一般為多少5.6 定義如下的變量和常量：（1）定義一個(gè)名為count的整數(shù)； integer count;（2）定義一個(gè)名為abus的8位wire總線； wire7:0 abus;（3）定義一個(gè)名為address的16位reg型變量，并將該變量的值賦為十進(jìn)制數(shù)128； reg15:0 address; address=16d128;（4）定義參數(shù)delay_time, 參數(shù)值為8；parameter delay_time =8

10、;（5）定義一個(gè)名為delay的時(shí)間變量； integer delay;（6）定義一個(gè)32位的寄存器myreg； reg31:0 myreg;（7）定義一個(gè)容量為128，字長為32位的存儲(chǔ)器mymem； reg32-1:0 myreg128;5.8 .舉例列出verilog整數(shù)（integer）2進(jìn)制、8進(jìn)制、16進(jìn)制常量。 p1235.9 net型數(shù)據(jù)類型有哪些？ wire tri5.10 給出reg型、和integer型變量variable定義示例程序(p126)5.11 verilog向量與標(biāo)量的定義 wire a; wire3:0 b;第6章習(xí)題6.1 試編寫求補(bǔ)碼的verilog程序

11、，輸入是帶符號(hào)的8位二進(jìn)制數(shù)。module negcode(out,in);output reg7:0 out;reg7:0 a;input wire7:0 in;integer i;always (in0or in1 or in2or in3 or in4or in5 or in6or in7) beginif(in7) begin for(i=0;i=5）表決通過亮綠燈，不通過亮紅燈。(p149,例6.16)6.5簡述wire變量基本語法定義及用途（第6章）6.6 簡述阻塞性賦值與非阻塞型賦值的區(qū)別（p163、6.8節(jié)）6.7 解釋說明下列代碼中的always、case語句的語法及所描述行

12、為（p138例6.1）module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input1:0 sel;reg out;always (in0 or in1 or in2 or in3 or sel) /敏感信號(hào)列表case(sel) 2b00: out=in0; 2b01: out=in1; 2b10: out=in2; 2b11: out=in3; default: out=2bx;endcaseendmodule6.8 解釋說明下列代碼中的posedge和negedge關(guān)鍵字的作用和基本功能。modu

13、le count(out,data,load,reset,clk); /8位同步置數(shù)、同步清零的計(jì)數(shù)器模塊output7:0 out;input7:0 data;input load,clk,reset;reg7:0 out;always (posedge clk) /clk上升沿觸發(fā) begin if(!reset) out=8h00; /同步清0，低電平有效 else if(load) out=data; /同步預(yù)置 else out=out+1; /計(jì)數(shù) endendmodule6.9用波形圖和文字解釋說明下列兩段代碼中的賦值語句行為的細(xì)微差別（參考p163，例6.33、6.34）非阻塞

14、賦值module non_block(c,b,a,clk);output c,b; input clk,a;reg c,b;always (posedge clk) begin b=a; c=b; endendmodule阻塞賦值module block(c,b,a,clk);output c,b;input clk,a;reg c,b;always (posedge clk) begin b=a; c=b; endendmodule6.10 解釋說明下列代碼所描述的7人表決器詳細(xì)功能及實(shí)現(xiàn)方法(參考p153循環(huán)語句)module voter7(pass,vote);output pass;i

15、nput6:0 vote;reg2:0 sum;integer i;reg pass;always (vote) begin sum=0;for(i=0;i=6;i=i+1)/for語句if(votei) sum=sum+1;if(sum2) pass=1; else pass=0; endendmodule6.11 名詞解釋敏感信號(hào) verilogdhl語言中的標(biāo)量與向量數(shù)字電路狀態(tài)機(jī) 并發(fā)塊 串行塊第六章補(bǔ)充6.12 注解下列每行代碼，并給出其邏輯功能描述module aaa ( a ,b ); output a ; input 6:0 b ; reg2:0 sum; integer i;

16、 reg a ; always (b) begin sum = 0; for(i = 0;i=6;i = i+1) if(bi) sum = sum+1; if(sum2) a = 1; else a = 0; end endmodule6.13簡要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別。6.14 舉例說明verilogdhl語言中的標(biāo)量與向量定義及作用。6.15 數(shù)字系統(tǒng)描述有哪些層級(jí)，各有什么特點(diǎn)，用硬件描述語言設(shè)計(jì)數(shù)字電路有什么優(yōu)勢(shì)？6.16 在veriloghdl中哪些類型語句是并發(fā)執(zhí)行的？6.17 veriloghdl與計(jì)算機(jī)程序設(shè)計(jì)語言主要區(qū)別。6.18 在veriloghdl中的哪

17、些類型語句是順序執(zhí)行的？6.19注解說明下列每行代碼的功能作用，并分析整個(gè)模塊基本功能module count(out,data,load,reset,clk); output7:0 out; input7:0 data; input load,clk,reset; reg7:0 out; always (posedge clk) begin if(!reset) out=8h00; else if(load) out=data; else out=out+1; end endmodule 第7章習(xí)題7.1 verilog支持哪幾種描述方式，各有什么特點(diǎn)？（結(jié)構(gòu)、數(shù)據(jù)流、行為）7.2 分別用結(jié)

18、構(gòu)描述和行為描述方式設(shè)計(jì)一個(gè)基本的d觸發(fā)器，并進(jìn)行綜合。7.3 分別用結(jié)構(gòu)描述和行為描述方式設(shè)計(jì)一個(gè)jk觸發(fā)器，并進(jìn)行綜合。7.4 試編寫同步模5計(jì)數(shù)器程序，有進(jìn)位輸出和異步復(fù)位端。（參考最后一次實(shí)驗(yàn)四）7.5 編寫4位串/并轉(zhuǎn)換程序。（參考p183頁）7.6 編寫4位并/串轉(zhuǎn)換程序。（參考p183頁）7.7 編寫4位除法電路程序。7.8 舉例說明門級(jí)描述代碼設(shè)計(jì)方法（參考第7章例子）7.9 舉例說明行為描述代碼設(shè)計(jì)方法（參考第7章例子）7.10 舉例說明數(shù)據(jù)流描述代碼設(shè)計(jì)方法（參考第7章例子）7.11 用veriloghdl描述下圖所示的組合邏輯電路7.12 給出描述d觸發(fā)器代碼和邏輯圖描述

19、7.13給出2輸入多路選擇器的碼描述邏輯符號(hào)。module mux2(outf, ina, inb, sel);output outf;input ina, inb, sel;assign outf = sel ? inb : ina;endmodule7.14 給出出下列代碼所描述的電路功能，并畫出其邏輯框。module voter7(pass,vote);output pass;input6:0 vote;reg2:0 sum;integer i;reg pass;always (vote) begin sum=0;for(i=0;id; endendmodule8.13 用always行

20、為語句和if-else語句描述下圖所示數(shù)據(jù)選擇器（參考p146條件語句）8.14 用case語句試編寫一個(gè)表決電路，同意為輸入1，不同意輸入0，同意過半數(shù)（=5）表決通過亮綠燈，不通過亮紅燈。（參考p148，case語句）8.15 設(shè)計(jì)實(shí)現(xiàn)一個(gè)8位串行移位寄存器的電路，含并行輸出端。（參考d觸發(fā)器代碼，多觸發(fā)器級(jí)聯(lián)）8.16 設(shè)計(jì)下圖所示多位加法器的功能代碼。（參考習(xí)題8.22、8.23）8.17 設(shè)計(jì)一個(gè)8位帶同步置位和清0的同步計(jì)數(shù)器。（參考p148例6.15）8.18 always、case語句設(shè)計(jì)一個(gè)4選1多路選擇器（參考實(shí)驗(yàn)）8.19 設(shè)計(jì)一個(gè)3-8譯碼器（參考7段碼）8.20 設(shè)計(jì)

21、一個(gè)4-16譯碼器（參考7段碼）8.22 設(shè)計(jì)一個(gè)4位bcd碼輸入的7段數(shù)碼管顯示的譯碼電路（參考實(shí)驗(yàn)）8.23 設(shè)計(jì)一個(gè)帶同步清0的8位同步計(jì)數(shù)器。8.24 .用case語句試編寫3-8譯碼器，即3位地址輸入，8條地址譯碼選通線輸出。8.25 用verloghdl設(shè)計(jì)一個(gè)帶同步清0輸入控制端的8位同步計(jì)數(shù)器，并畫出仿真波形圖。8.26 .用hdl語言設(shè)計(jì)一個(gè)8比特寄存器，含8位數(shù)據(jù)輸入、8位鎖存輸出、一個(gè)輸出允許端，一個(gè)數(shù)據(jù)寫入鎖存端。8.27 用case語句設(shè)計(jì)一個(gè)4位bcd碼輸入的7段數(shù)碼管顯示的譯碼電路，真值表所描述bcd碼轉(zhuǎn)換為七段數(shù)碼的電路。y0y3y6y5y4y1y2序號(hào)(數(shù)碼)

22、輸入(a3a1) 輸出(y6y0)00000011 111110001000 01108 1000111 11119 1001110 0111其他補(bǔ)充練習(xí)題填空1.寫出數(shù)值為11011011b的二進(jìn)制verilog整數(shù)常量表達(dá)式： 。2.用verilog定義一標(biāo)量a： 。3.定義一個(gè)容量為128，字長為32位的存儲(chǔ)器mymem： 。4.寫出數(shù)值為110011b的二進(jìn)制verilog整數(shù)常量表達(dá)式： 。5.可編程器件分為 和 。6.可編程器件分為 和 。7.把變量a值菲阻塞性賦值給變量b語句為： 。8.把變量a值阻塞性賦值給變量b語句為： 。9.若某一時(shí)序電路由時(shí)鐘clk信號(hào)上升沿觸發(fā)，同步高電

23、平復(fù)位信號(hào)rst清零，該電路描述中always的事件表達(dá)是應(yīng)該寫為always ( )。10.可編程器件分為 和 。11.定義參數(shù)delay_time, 參數(shù)值為8： 。12.定義一個(gè)32位的寄存器myreg： 。13.定義一個(gè)容量為128，字長為32位的存儲(chǔ)器mymem： 。14.用eda技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成 的設(shè)計(jì)與實(shí)現(xiàn)。15.早期電子系統(tǒng)設(shè)計(jì)多基于通用的中小規(guī)模集成電路元件庫，設(shè)計(jì)方法多采用自底向上的設(shè)計(jì)方法，而隨著eda技術(shù)的不斷完善與成熟， 的設(shè)計(jì)方法更多的被應(yīng)用。16.若某一時(shí)序電路由時(shí)鐘clk信號(hào)上升沿觸發(fā)，同步高電平復(fù)位信號(hào)rst清零，該電路描述中always的

24、事件表達(dá)是應(yīng)該寫為always ( )。17.定義一個(gè)名為address的16位reg型變量，并將該變量的值賦為十進(jìn)制數(shù)128： 。18.定義一個(gè)名為delay的時(shí)間變量： 。19.用verilog定義一位寬為4的向量b： 。20.早期電子系統(tǒng)設(shè)計(jì)多基于通用的中小規(guī)模集成電路元件庫，設(shè)計(jì)方法多采用自底向上的設(shè)計(jì)方法，而隨著eda技術(shù)的不斷完善與成熟， 的設(shè)計(jì)方法更多的被應(yīng)用。選擇 1.下列標(biāo)識(shí)符中，_ _是合法，_ _是錯(cuò)誤的？a cout b 8sum c a*b d _datae wait, f initial g $latch2.下列數(shù)字的表達(dá)式中，_ _是正確的，_ _是錯(cuò)誤的？a 6

25、d18 b bx0 c 5b0x110, d da30, e 10d2, f hzf3.下列標(biāo)識(shí)符中，_是不合法的標(biāo)識(shí)符。a9moon bstate0 c not_ack_0d signall4. reg7:0 mema255:0正確的賦值是（a ）a、mema5=3 d0, b、8 d0; c、1 b1; d、mema53:0=4 d15. “a=4 b11001,b=4 bx110”選出正確的運(yùn)算結(jié)果（b ）a、a&b=0 b、a&b=1 c、b&a=x d、b&a=x6. aways begin #5 clk=0；#10 clk=clk;end產(chǎn)生的波形（ a ）a、占空比1/3 b、clk=1 c、clk=0 d、周期為107. 下列標(biāo)示符哪些是合法的（b ）a、$time b、_date c、8sum d、mux#8. 現(xiàn)網(wǎng)中的值被解釋為無符號(hào)數(shù)。在連續(xù)賦值語句中，assign addr3:0=-3;addr被賦予的值是（ a ）a、4b1101 b、4b0011 c、4bxx11 d、4bzz119. 若a=9,執(zhí)行$display(“current value=%0b,a=%0d”,a,a)正確顯示為（b ）a、current value=1001,a=09 b、curren