YABCD版圖設(shè)計Word版

1、傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！ 成成 績績 評評 定定 表表學(xué)生姓名 班級學(xué)號 專 業(yè) 課程設(shè)計題目y=a+b(c+d)的電路和版圖設(shè)計評語組長簽字：成績a+b(c+d)日期 年 月 日傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！課程設(shè)計任務(wù)書課程設(shè)計任務(wù)書學(xué) 院信息科學(xué)與工程學(xué)院專 業(yè) 學(xué)生姓名 班級學(xué)號 課程設(shè)計題目 y=a+b(c+d) 的電路和版圖設(shè)計實踐教學(xué)要求與任務(wù)實踐教學(xué)要求與任務(wù): :1、學(xué)習(xí)和掌握 tanner 軟件的設(shè)計流程2、熟悉 y=a+b(c+d)工作原理，根據(jù)電路原理圖，繪制版圖，設(shè)計仿真網(wǎng)表文件，利用仿真工具完成電路分析流

2、程。3、完成全部設(shè)計內(nèi)容，撰寫設(shè)計報告。工作計劃與進(jìn)度安排工作計劃與進(jìn)度安排: :第一周周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計。周二：熟悉軟件操作方法。周三四：畫電路圖周五：電路仿真。第二周周一二：畫版圖。周三：版圖仿真。周四：驗證。周五：寫報告書，驗收。指導(dǎo)教師： 年 月 日專業(yè)負(fù)責(zé)人：年 月 日學(xué)院教學(xué)副院長：年 月 日傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！目錄1緒 論.11.1 設(shè)計背景.11.2 設(shè)計目標(biāo).12 y=a+b（c+d）的電路和版圖設(shè)計.32.1 電路原理圖.32.2 y=a+b(c+d) 的電路仿真觀察波形.42.3 y=a+b(c+d) 的

3、版圖繪制.52.4 y=a+b(c+d) 的版圖仿真觀察波形.52.5 lvs 檢查匹配.6總 結(jié).8參考文獻(xiàn).9附錄一 電路原理圖網(wǎng)表.10附錄二 版圖圖網(wǎng)表.10傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！1 緒 論1.1 設(shè)計背景隨著集成電路技術(shù)的日益進(jìn)步，使得計算機(jī)輔助設(shè)計（cad）技術(shù)已成為電路設(shè)計師不可缺少的有力工具1。國內(nèi)外電子線路 cad 軟件的相繼推出與版本更新，使 cad 技術(shù)的應(yīng)用滲透到電子線路與系統(tǒng)設(shè)計的各個領(lǐng)域，如芯片版圖的繪制、電路的繪圖、模擬電路仿真、邏輯電路仿真、優(yōu)化設(shè)計、印刷電路板的布線等。cad 技術(shù)的發(fā)展使得電子線路設(shè)計的速度、質(zhì)量和精度得以

4、保證2。在眾多的 cad 工具軟件中，spice 程序是精度最高、最受歡迎的軟件工具，tanner 是用來 ic 版圖繪制軟件，許多 eda 系統(tǒng)軟件的電路模擬部分是應(yīng)用spice 程序來完成的，而 tanner 軟件是一款學(xué)習(xí)階段應(yīng)用的版圖繪制軟件，對于初學(xué)者是一個上手快，操作簡單的 eda 軟件。tanner 集成電路設(shè)計軟件是由 tanner research 公司開發(fā)的基于 windows平臺的用于集成電路設(shè)計的工具軟件。該軟件功能十分強(qiáng)大，易學(xué)易用，包括s-edit，t-spice，w-edit，l-edit 與 lvs，從電路設(shè)計、分析模擬到電路布局一應(yīng)俱全。其中的 l-edit

5、版圖編輯器在國內(nèi)應(yīng)用廣泛，具有很高知名度。l-edit pro 是 tanner eda 軟件公司所出品的一個 ic 設(shè)計和驗證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點，強(qiáng)大而且完善的功能包括從 ic 設(shè)計到輸出，以及最后的加工服務(wù)，完全可以媲美百萬美元級的 ic 設(shè)計軟件。l-edit pro 包含 ic 設(shè)計編輯器(layout editor)、自動布線系統(tǒng)(standard cell place & route)、線上設(shè)計規(guī)則檢查器（drc） 、組件特性提取器（device extractor） 、設(shè)計布局與電路 netlist 的比較器(lvs)、cmos library

6、、marco library，這些模塊組成了一個完整的 ic 設(shè)計與驗證解決方案。l-edit pro 豐富完善的功能為每個 ic 設(shè)計者和生產(chǎn)商提供了快速、易用、精確的設(shè)計系統(tǒng)。1.21.2 設(shè)計目標(biāo)設(shè)計目標(biāo) 1.用 tanner 軟件中的原理圖編輯器 s-edit 編輯 y=a+b(c+d)電路原理圖。傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！ 2.用 tanner 軟件中的 w-edit 對 y=a+b(c+d)的電路進(jìn)行仿真，并觀察波形。 3.用 tanner 軟件中的 l-edit 繪制 y=a+b(c+d)的版圖，并進(jìn)行 drc 驗證。 4.用 w-edit 對 y

7、=a+b(c+d)的版圖電路進(jìn)行仿真并觀察波形。 5.用 tanner 軟件中的 layout-edit 對 y=a+b(c+d)進(jìn)行 lvs 檢驗觀察原理圖版圖的匹配程度。傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！2y=a+b（c+d）的電路和版圖設(shè)計2.1 電路原理圖 y=a+b(c+d) 的電路原理如圖 2.1 所示。當(dāng)輸入的信號 abcd 滿足0000、0001，或 0010 等，即滿足上拉網(wǎng)絡(luò)導(dǎo)通的條件時，輸出 y 為高電平。當(dāng)輸入信號為 1010 或 1000 等滿足下拉網(wǎng)絡(luò)導(dǎo)通的條件時，輸出 y 為低電平。實現(xiàn) y=a+b(c+d) 的邏輯運(yùn)算。通過真值表可以得出

8、當(dāng)輸入信號為0000、0001、0010、0011、0100 時輸出 y 為高電平，其余的輸入信號可以的到低電平。 圖 2.1 y=a+b(c+d)的電路原理圖 傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！2.2 y=a+b(c+d)的電路仿真觀察波形 給 y=a+b(c+d) 的輸入加激勵，高電平為 vdd=5v，低電平為 gnd，將輸入信號設(shè)置成不同的周期，abcd 信號的周期分別為 800ns、400ns、200ns 和100ns。此時能將輸入為 00001111 所產(chǎn)生的結(jié)果都輸出。并添加輸入輸出延遲時間，進(jìn)行仿真，并輸出波形；波形圖如圖 2.2 所示。當(dāng)輸入為0000、

9、0001、0010、0011、0100 時輸出為高電平。其余的輸出都為低電平。由于競爭冒險，所以將上升延時下降延時時間降低。再將 b 信號的輸入提前 10ns輸入來去掉競爭冒險產(chǎn)生的毛刺。 圖 2.2 y=a+b(c+d)電路輸入輸出波形圖傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！2.3 y=a+b(c+d)的版圖繪制 用 l-edit 版圖繪制軟件對 y=a+b(c+d)電路進(jìn)行版圖繪制，同時進(jìn)行 drc 驗證，查看輸出結(jié)果，檢查無錯誤；版圖和輸出結(jié)果如圖 2.3 所示。在對節(jié)點進(jìn)行標(biāo)注時注意輸入法的設(shè)置要使用美式鍵盤，否則會在生成網(wǎng)表時產(chǎn)生錯誤。 圖 2.3 y=a+b(c

10、+d)與或門電路版圖及 drc 驗證結(jié)果2.4 y=a+b(c+d)的版圖仿真觀察波形與 y=a+b(c+d)電路原理圖仿真相同，添加激勵、電源和地，同時觀察輸入輸出波形；波形如圖 2.4 所示。y=a+b(c+d)電路的版圖仿真波形與原理圖的仿真輸出波形基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的設(shè)計正確無誤。傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！同樣為了去掉競爭冒險我將 b 輸入信號提前 10ns 輸入。圖 2.4 y=a+b(c+b)版圖輸入輸出波形圖2.5 lvs 檢查匹配 用 layout-edit 對 y=a+b(c+d) 電路進(jìn)行 lvs 檢查驗證，首先添加輸

11、入輸出文件即電路原理圖和版圖的輸出網(wǎng)表分別為.sp 文件和.spc 文件，選擇要查看的輸出，在進(jìn)行匹配時要現(xiàn)將電路原理圖和版圖的輸入激勵進(jìn)行屏蔽否則會在匹配過程中產(chǎn)生警告。觀察輸出結(jié)果檢電路原理圖與版圖的匹配程度，輸出結(jié)果如圖 2.5 所示。傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！圖 2.5 y=a+b(c+d)電路的 lvs 檢查匹配圖從以上可以看出完全匹配。這里為了匹配時無警告已經(jīng)將輸入激勵和電源屏蔽掉傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！總 結(jié)經(jīng)過多次的修改和調(diào)試，本次設(shè)計經(jīng)過驗證，可以達(dá)到所需的功能，達(dá)到了設(shè)計的要求。 以下是本次試驗的心得：在實驗

12、的開始階段，對所設(shè)計的電路進(jìn)行了波形仿真，發(fā)現(xiàn)波形仿真的結(jié)果有競爭冒險的毛刺，為了去除競爭冒險我將上升下降延時變小、將時鐘周期變大，同時將b信號提前10ns輸入。在進(jìn)行版圖的網(wǎng)表生成時注意網(wǎng)表上標(biāo)注的節(jié)點要使用美式鍵盤輸入否則網(wǎng)表上會出現(xiàn)錯誤的節(jié)點信息。在進(jìn)行原理圖和版圖對比匹配時要注意屏蔽掉輸入的電源和激勵。我覺得我們學(xué)習(xí)不能完全以來波形仿真，否則，出現(xiàn)任何一點小的誤差就會導(dǎo)致整個文件系統(tǒng)的編譯出錯?？傊M集成電路版圖設(shè)計作為前沿學(xué)科，對于我們專業(yè)的學(xué)生來說，學(xué)習(xí)對我們知識面以及運(yùn)用知識的能力的提高有很大的幫助。相信自己學(xué)習(xí)的腳步不會停止！感謝老師孜孜不倦的教誨。相信在學(xué)習(xí)過程中自己思維

13、能力、學(xué)習(xí)能力、思考方式的提高，定會在以后的學(xué)習(xí)過程中給我?guī)砗艽蟮膸椭?。傳播?yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！參考文獻(xiàn)1廖裕平，陸瑞強(qiáng).tanner pro 集成電路設(shè)計與布局實戰(zhàn)指導(dǎo).全華科技圖書股份有限公司印行,2006.2張志剛等著.模擬電路版圖的藝術(shù).科學(xué)出版社,2009.傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！附錄一 電路原理圖網(wǎng)表：* spice netlist written by s-edit win32 7.03* written on jul 2, 2013 at 23:31:28* waveform probing commands

14、*.probe.include d:tannertspice70modelsml2_125.md.options probefilename=d:tannerliemodule0.dat+ probesdbfile=d:tannerlielie.sdb+ probetopmodule=module0*.param l=0.5u*vdd vdd gnd 5*.tran/op 10n 800n method=bdf*.print tran v(a) v(b) v(c) v(d) v(y)*va a gnd pulse (0 5 400n 0.1n 0.1n 400n 800n)*vb b gnd

15、pulse (0 5 210n 0.1n 0.1n 200n 400n)*vc c gnd pulse (0 5 90n 0.1n 0.1n 100n 200n)*vd d gnd pulse (0 5 50n 0.1n 0.1n 50n 100n)* main circuit: module0m1 y b n3 gnd nmos l=2u w=22u ad=66p pd=24u as=66p ps=24u m2 gnd d n3 gnd nmos l=2u w=22u ad=66p pd=24u as=66p ps=24u m3 n3 c gnd gnd nmos l=2u w=22u ad

16、=66p pd=24u as=66p ps=24u m4 y a gnd gnd nmos l=2u w=22u ad=66p pd=24u as=66p ps=24u m5 n1 a vdd vdd pmos l=2u w=22u ad=66p pd=24u as=66p ps=24um6 n2 c n1 vdd pmos l=2u w=22u ad=66p pd=24u as=66p ps=24um7 y b n1 vdd pmos l=2u w=22u ad=66p pd=24u as=66p ps=24um8 y d n2 vdd pmos l=2u w=22u ad=66p pd=2

17、4u as=66p ps=24u* end of main circuit: module0傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！附錄二 版圖網(wǎng)表：* circuit extracted by tanner researchs l-edit version 9.00 / extract version 9.00 ;* tdb file: d:tannerlielie.tdb* cell: cell0version 1.67* extract definition file: .ledit90samplessprexample1lights.ext* extract date

18、 and time: 07/05/2013 - 09:38.include d:tannertspice70modelsml2_125.md* warning: layers with unassigned area capacitance.* * * * * * * warning: layers with unassigned fringe capacitance.* * * * * * * * * warning: layers with zero resistance.* * * * * node name aliases傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！* 1

19、 = c (38,-35)傳播優(yōu)秀 word 版文檔 ，希望對您有幫助，可雙擊去除！* 2 = d (30.5,-35)* 3 = b (22,-34.5)* 4 = a (14,-34.5)* 5 = gnd (8.5,-18.5)* 6 = vdd (9.5,37.5)* 7 = y (58.5,7.5)*.include d:tannertspice70modelsml2_125.md*.options probefilename=d:tannerliemodule0.dat*+ probesdbfile=d:tannerlielie.sdb*+ probetopmodule=modul

20、e0*.param l=0.5u*vdd vdd gnd 5*.tran/op 10n 800n method=bdf*.print tran v(a) v(b) v(c) v(d) v(y)*va a gnd pulse (0 5 400n 0.1n 0.1n 400n 800n)*vb b gnd pulse (0 5 210n 0.1n 0.1n 200n 400n)*vc c gnd pulse (0 5 90n 0.1n 0.1n 100n 200n)*vd d gnd pulse (0 5 50n 0.1n 0.1n 50n 100n)m1 9 c 10 vdd pmos l=2u w=6u * m1 drain gate source bulk (38 16 40 22)