EPCEDA實驗指導書V(一版)

1、LTE-SOPC-02FDLTE-SOPC-02FDEDAEDA/SOPCSOPC 實驗開發(fā)平臺實驗開發(fā)平臺實驗指導書實驗指導書（EDA 部分）部分）武漢凌特電子有限有限公司目 錄前前 言言.1基礎實驗部分基礎實驗部分.3實驗一 簡單的 QUARTUSII 實例設計.3實驗二 基于 VHDL 格雷碼編碼器的設計.26實驗三 含異步清零和同步使能的加法計數(shù)器.30實驗四 八位七段數(shù)碼管動態(tài)顯示電路的設計.34實驗五 數(shù)控分頻器的設計.38實驗六 圖形和 VHDL 混合輸入的電路設計.41實驗七 步長可變的加減計數(shù)器的設計.46實驗八 四位并行乘法器的設計.49實驗九 設計四位全加器.52實驗十

2、可控脈沖發(fā)生器的設計.55實驗十一 基本觸發(fā)器的設計.58應用實驗部分應用實驗部分.61實驗十二 矩陣鍵盤顯示電路的設計.61實驗十三 16*16 點陣顯示實驗.67實驗十四 直流電機的測速實驗.73實驗十五 步進電機驅動控制.79實驗十六 PS2 接口鍵盤顯示實驗.84實驗十七 VGA 彩條信號發(fā)生器的設計.91實驗十八 用 VHDL 設計七人表決器.96實驗十九 用 VHDL 設計四人搶答器.99實驗二十 正負脈寬調制信號發(fā)生器設計.102綜合設計實驗綜合設計實驗.105實驗二一 數(shù)字頻率計的設計.105實驗二二 多功能數(shù)字鐘的設計.111實驗二三 數(shù)字秒表的設計.114實驗二四 出租車計

3、費器的設計.117實驗二五 基于 VHDL 的數(shù)碼鎖的設計.120附表一：核心板上資源模塊與附表一：核心板上資源模塊與 FPGA 的管腳連接表的管腳連接表 .123附表二：系統(tǒng)板上資源模塊與附表二：系統(tǒng)板上資源模塊與 FPGA 的管腳連接表的管腳連接表 .1291前前 言言近十年由于超大規(guī)模集成電路和軟件技術的快速發(fā)展，使數(shù)字系統(tǒng)集成到一片集成電路內成為可能，Altera、Xilinx、AMD 等公司都推出了非常好的 CPLD 和FPGA 產(chǎn)品，并為這些產(chǎn)品的設計配備了設計、下載軟件，這些軟件除了支持圖形方式設計數(shù)字系統(tǒng)外，還支持設計多種數(shù)字系統(tǒng)的設計語言，使數(shù)字系統(tǒng)設計起來更加容易。在小規(guī)模

4、數(shù)字集成電路就要淘汰的今天，作為一個電子技術工程技術人員不懂 VHDL 語言和 CPLD、FPGA 器件設計就象在計算機時代不會使用計算機一樣可怕。本實驗指導書的目的就是幫助讀者學會設計數(shù)字系統(tǒng)，并熟悉 Altera 公司產(chǎn)品和軟件 QUARTUS及其它相關軟件的使用。本實驗指導書的實驗內容從簡單的組合電路的設計到復雜的數(shù)字系統(tǒng)的設計，詳細的介紹了系統(tǒng)的設計方法和軟件的各種操作。讀者可以通過這本實驗指導書設計自己的數(shù)字電路。本實驗指導書選編了有代表性的實驗近三十個，實驗內容從簡單到復雜，使使用者能夠很快的入手，同時本實驗指導書還可以作為電子技術的加深課程或作為電子技術工程師參考用書。本實驗指導

5、書配合 LTE-SOPC-02FD EDA/SOPC 系統(tǒng)開發(fā)平臺系列產(chǎn)品使用。如果用戶有批評和建議可以和我們聯(lián)系：E-mail： http：http:/由于時間倉促，資料缺乏，有錯誤之處請讀者原諒。 編者 23基礎實驗部分基礎實驗部分實驗一實驗一 簡單的簡單的 QUARTUSIIQUARTUSII 實例設計實例設計一、一、實驗目的實驗目的1、通過一個簡單的 38 譯碼器的設計,掌握組合邏輯電路的設計方法。2、初步了解 QUARTUSII 原理圖輸入設計的全過程。3、掌握組合邏輯電路的靜態(tài)測試方法。二、二、實驗原理實驗原理3-8 譯碼器三輸入，八輸出。當輸入信號按二進制方式的表示值為 N 時，

6、輸出端標號為 N 的輸出端輸出高電平表示有信號產(chǎn)生，而其它則為低電平表示無信號產(chǎn)生。因為三個輸入端能產(chǎn)生的組合狀態(tài)有八種，所以輸出端在每種組合中僅有一位為高電平的情況下，能表示所有的輸入組合。其真值表如表 1-1所示輸入輸出ABCD7D6D5D4D3D2D1D00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000表 1-1 三-八譯碼器真值表譯碼器不需要像編碼器那樣用一個輸出端指示輸出是否有效。但可以在輸入中加入一個輸出使能端，用來指示是否將當前的輸入進行有效的譯碼，當使

7、4能端指示輸入信號無效或不用對當前信號進行譯碼時，輸出端全為高電平，表示無任何信號。本例設計中沒有考慮使能輸入端，自己設計時可以考慮加入使能輸入端時，程序如何設計。三、三、實驗內容實驗內容 在本實驗中，用三個撥動開關來表示三八譯碼器的三個輸入（A、B、C） ；用八個 LED 來表示三八譯碼器的八個輸出（D0-D7） 。通過輸入不同的值來觀察輸入的結果與三八譯碼器的真值表（表 1-1）是否一致。實驗箱中的撥動開關與 FPGA 的接口電路如下圖 1-1 所示，當開關閉合（撥動開關的檔位在下方）時其輸出為低電平，反之輸出高電平。其電路與 FPGA 的管腳連接如表 1-2 所示圖 1-1 撥動開關與

8、FPGA 接口電路信號名稱信號名稱FPGA I/O 名稱名稱核心板接口管腳號核心板接口管腳號功能說明功能說明K0Pin_AH12JP1_102K1 ButtonK1Pin_AF14JP1_104K2 ButtonK2Pin_AA8JP1_107K3 ButtonK3Pin_AB8JP1_109K4 ButtonK4Pin_AE4JP1_111K5 Button5K5Pin_AC5JP1_113K6 ButtonK6Pin_AF12JP1_103K7 ButtonK7Pin_AG12JP1_105K8 ButtonK8Pin_AA10JP1_108K9 ButtonK9Pin_U8JP1_110

9、K10 ButtonK10Pin_AE3JP1_112K11 ButtonK11Pin_AD4JP1_114K12 Button表 1-2 撥動開關與 FPGA 管腳連接表LED 燈與 FPGA 的接口電路如圖 1-2 所示，當 FPGA 與其對應的端口為高電平時 LED 就會發(fā)光，反之 LED 燈滅。其與 FPGA 對應的管腳連接如表 1-3 所示。 圖 1-2 LED 燈與 FPGA 接口電路信號名稱信號名稱FPGA I/O 名稱名稱核心板接口管腳號核心板接口管腳號功能說明功能說明LED0Pin_AE8JP2_81LED1 displayLED1Pin_J22JP2_86LED2 disp

10、layLED2Pin_M24JP2_87LED3 displayLED3Pin_L24JP2_89LDE4 displayLED4Pin_L23JP2_90LED5 display LED5Pin_H23JP2_91LED6 display6 LED6Pin_H24JP2_92LED7 display LED7Pin_F24JP2_93LED8 display LED8Pin_E24JP2_94LED9 display LED9Pin_F22JP2_96LED10 display LED10Pin_E22JP2_97LED11 display LED11Pin_F21JP2_98LED12 d

11、isplay表 1-3 LED 燈與 FPGA 管腳連接表四、四、實驗步驟實驗步驟下面將通過這個實驗，向讀者介紹 QUARTUSII 的項目文件的生成、編譯、管腳分配以及時序仿真等的操作過程。1 1、建立工程文件、建立工程文件1)選擇開始程序AlteraQuartusII8.1 QuartusII8.1(32BIT)，運行QUARTUSII 軟件?；蛘唠p擊桌面上的 QUARTUSII 的圖標運行 QUARTUSII 軟件，出現(xiàn)如圖 1-3 所示，如果是第一次打開 QUARTUSII 軟件可能會有其它的提示信息，使用者可以根據(jù)自己的實際情況進行設定后進入圖 1-3 所示界面。7圖 1-3 QUA

12、RTUSII 軟件運行界面2)選擇軟件中的菜單 FileNew Project Wizard，新建一個工程。如圖 1-4 所示。3）點擊圖 1-4 中的 NEXT 進入工作目錄，工程名的設定對話框如圖 1-5 所示。第一個輸入框為工程目錄輸入框，用戶可以輸入如 e:/eda 等工作路徑來設定工程的目錄，設定好后，所有的生成文件將放入這個工作目錄。第二個輸入框為工程名稱輸入框，第三個輸入框為頂層實體名稱輸入框。用戶可以設定如 EXP1，一般情況下工程名稱與實體名稱相同。使用者也可以根據(jù)自已的實際情況來設定。圖 1-4 新建工程對話框8圖 1-5 指定工程名稱及工作目錄4）點擊 NEXT，進入下一

13、個設定對話框，按默認選項直接點擊 NEXT 進行器件選擇對話框。如圖 1-6 所示。這里我們以選用 CycloneIII 系列芯片EP3C40F780C8 為例進行介紹。用戶可以根據(jù)使用的不同芯片來進行設定。圖 1-6 器件選擇界面首先在對話框的左上方的 Family 下拉菜單中選取 Cyclone，在中間右邊的 Speed grade 下拉菜單中選取 8，在左下方的 Available devices 框中選取 EP3C40F780C8，點擊 NEXT 完成器件的選取，進入 EDA TOOL 設定界面如圖1-7 所示。9圖 1-7 EDA TOOL 對話框5）按默認選項，點擊 NEXT 出現(xiàn)

14、新建工程以前所有的設定信息，如圖 1-8所示，點擊 FINISH 完成新建工程的建立。圖 1-8 新建工程信息2、建立圖形設計文件、建立圖形設計文件 1）在創(chuàng)建好設計工程后，選擇 FileNEW菜單，出現(xiàn)圖 1-9 所示的新建設計文件類型選擇窗口。這里我們以建立圖形設計文件為例進行說明，其它設計輸入方法與之基本相同。10圖 1-9 新建設計文件選擇窗口2）在 New 對話框（圖 1-9）中選擇 Device Design Files 頁下的 Block Diagram/Schematic File，點擊 OK 按鈕，打開圖形編輯器對話框，如圖 1-10 所示。圖中標明了常用的每個按鈕的功能。圖

15、 1-10 QUARTUSII 圖形編輯器對話框QUARTUSII 圖形編輯器也稱塊編輯器（Block Editor） ，用于以原理圖（Schematics）和結構圖（Block Diagrams）的形式輸入和編輯圖形設計信息。QUARTUSII 圖形編輯器可以讀取并編譯結構圖設計文件（Block Design File）和 MAXPLUSII 圖形設計文件（Graphic Design Files） ，可以在 QUARTUSII 軟件中打開圖形設計文件并將其另存為結構圖設計文件。在 QUARTUSII 圖形編輯器窗口（圖 1-10）中，根據(jù)個人愛好，可以隨時改變 Block Editor 的

16、顯示選項，如導向線和網(wǎng)格間距、橡皮筋功能、顏色以及11基本單元和塊的屬性等。3）在這里以用原理圖輸入設計一個三八譯碼器為例，介紹基本單元符號輸入方法的步驟。在圖 1-10 所示的圖形編輯器窗口的工件區(qū)雙擊鼠標的左鍵，或點擊圖中的符號工具按鈕，或選擇菜單 EditInsert Symbol，則彈出如圖 1-11 所示的 Symbol 對話框。 圖 1-11 Symbol 對話框 4）用鼠標點擊單元庫前面的“+”號，展開單元庫，用戶可以選擇所需要的圖元或符號，該符號則顯示在右邊的顯示符號窗口，用戶也可以在符號名稱里輸入你所需要的符號名稱，點擊 OK 按鈕，所選擇的符號將顯示在圖形編輯器的工件工域。

17、5）參考圖 1-12 所示，將要選擇的器件符號放置在圖形編輯器的工件區(qū)域，用正交節(jié)點工具將原件邊接起來，然后定義端口的名稱。在這個例子里，定義三個輸入為 A、B、C，定義八個輸出為D0、D1、D2、D3、D4、D5、D6、D7。用戶也可以根據(jù)自己的習慣來定義這12些端口名稱。6）完成圖形編輯的輸入之后，需要保存設計文件或重新命名設計文件。選擇 FileSave As項，出現(xiàn)如圖 1-13 所示對話框，選擇好文件保存目錄，并在文件名欄輸入設計文件名。如需要將設計文件添加到當前工程中，則選擇對話框下面的 Add file to current project 復選框，單擊保存按鈕即可保存文件。需要

18、注意的是，在整個設計文件保存的過程當中，都需要遵循設計輸入法的一般在整個設計文件保存的過程當中，都需要遵循設計輸入法的一般規(guī)則。規(guī)則。圖 1-12 設計文件的輸入13圖 1-13 保存設計文件對話框3、對設計文件進行編譯、對設計文件進行編譯QUARTUSII 編譯器窗口包含了對設計文件處理的全過程。在 QUARTUSII軟件中選擇 ProcessingCompiler Tool 菜單項，則出現(xiàn) QUARTUSII 的編譯器窗口，如圖 1-14 所示，圖中標明了全編譯過程各個模塊的功能。圖 1-14 QUARTUSII 編譯器窗口需要說明的是在進行設計文件的綜合和分析，也可以單獨打開某個分析綜合

19、過程不必進行全編譯界面。當完成上述窗口的設定后，點擊 START 按鈕進行設計文件的全編譯。如果文件有錯，在軟件的下方則會提示錯誤的原因和位置，以便于使用者進行修改直到設計文件無錯。整個編譯完成，軟件會提示編譯成功，如圖 1-15 所示。14圖 1-15 全編譯成功界面 4、管腳分配、管腳分配在前面選擇好一個合適的目標器件（在這個實驗中選擇為EP3C40F780C8） ，完成設計的分析綜合過程，得到工程的數(shù)據(jù)文件以后，需要對設計中的輸入、輸出引腳指定到具體的器件管腳號碼，指定管腳號碼稱為管腳分配或管腳鎖定。這里介紹兩種方法進行管腳鎖定。1）點擊 Assignments 菜單下面的 Assign

20、ment Editor，進入到引腳分配窗口。如圖 1-16 所示。圖 1-16 進入引腳分配界面首先將要分配管腳的信號放置在 To 下方。雙擊 To 下方的New ，如圖1-15 所示則會出現(xiàn)如圖 1-17 所示界面。圖 1-17 信號選擇對話框15選擇 Node Finder進入如圖 1-18 所示的 Node Finder 對話框界面。按圖1-18 中樣例設置參數(shù)。在 Filter 窗口選擇 Pins：all，在 Named 窗口中輸入“*” ，點擊 List 在 Nodes Found 窗口出現(xiàn)所有信號的名稱，點擊中間的 按鈕則Selected Nodes 窗口下方出現(xiàn)被選擇的端口名稱。

21、雙擊 OK 按鈕，完成設置。進入管腳分配窗口，如圖 1-19 所示。圖 1-18 Node Finder 對話框 圖 1-19 管腳分配 在圖 1-19 中以鎖定端口 A 的管腳為例，其它端口的管腳鎖定與其基本一16致。選擇端口 A 的對應 Assignment Name 待其變?yōu)樗{色，雙擊之，出現(xiàn)下拉菜單選取如圖 1-19 所示的 Location（Accepts wildcards/groups）選項。選擇端口 A 的對應 Value 欄， 待其變?yōu)樗{色，依照表 1-2 和表 1-3 所示的硬件與FPGA 的管腳連接表（或附錄） ，輸入對應的管腳名 AH12，按回車鍵，軟件將自動將其改為

22、PIN_AH12，同時藍色選擇條會自動跳轉到 Value 欄的下一行，這表明軟件已經(jīng)將輸入端口 A 分配到 FPGA 的 AH12 引腳上，如圖 1-20 所示。圖 1-20 給 A 端口進行管腳分配用同樣的方法，依照表 1-2 和表 1-3 所示的硬件與 FPGA 的管腳連接表（或附錄） ，對其它端口進行管腳分配，如圖 1-21 所示。17圖 1-21 所有引腳全部分配結束后的軟件窗口2）點擊 Assignments 菜單下面的 Pin Planner（也可直接點擊工具欄上的引腳分配按鈕）出現(xiàn)如圖 1-22 所示的所選目標芯片的管腳分布圖。圖 1-22 目標芯片的管腳分布圖與上面的方法相同，

23、依照表 1-2 和表 1-3 所示的硬件與 FPGA 的管腳連接表（或附錄） ，如端口 A 對應的管腳為 AG12，則雙擊 AG12 管腳出現(xiàn)如圖1-23 所示對話框。18圖 1-23 管腳分配對話框在圖 1-23 對話框中的 Node Name 框中輸入對應的端口名 A 或者通過下拉菜單選取對應的端口名稱 A，點擊 OK 按鈕，完成對端口 A 的管腳分配。用相同的方法，依照下表 1-4 對其它端口進行管腳分配，管腳分配完后，如下圖 1-24 所示。圖 1-24 所有引腳全部分配結束后的軟件窗口端口名使用模塊信號對應 FPGA 管腳說 明A撥動開關 K1Pin_AH12B撥動開關 K2Pin_

24、AF14C撥動開關 K3Pin_AA8譯碼器的三位輸入D0LED 燈 LED1Pin_AE8D1LED 燈 LED2Pin_J22D2LED 燈 LED3Pin_M24D3LED 燈 LED4Pin_L24D4LED 燈 LED5Pin_L23譯碼器的八位輸出19表 1-4 端口管腳分配表在圖 1-24 中，棕色標出的管腳為已被分配鎖定的管腳。值得注意的是，當管腳分配完之后一定要進行再進行一次全編譯，以使分配的管腳有效。當管腳分配完之后一定要進行再進行一次全編譯，以使分配的管腳有效。5、對設計文件進行仿真、對設計文件進行仿真1）創(chuàng)建一個仿真波形文件，選擇 QUARTUSII 軟件 FileNe

25、w，進行新建文件對話框。如圖 1-25 所示。選取對話框的 Verification/Debugging Files標簽頁，從中選取 Vector Waveform File，點擊 OK 按鈕，則打開了一個空的波形編輯器窗口，如圖 1-26 所示。圖 1-25 新建文件對話框 圖 1-26 波形編輯器2）設置仿真結束時間，波形編輯器默認的仿真結束時間為 1S，根據(jù)仿真需要，可以自由設置仿真的結束時間。選擇 QUARTUSII 軟件的 EditEnd Time 命令，彈出線路束時間對話框，在 Time 框辦輸入仿真結束時間，點擊OK 按鈕完成設置。3）加入輸入、輸出端口，在波形編輯器窗口左邊的端

26、口名列表區(qū)點擊鼠標右鍵，在彈出的右鍵菜單中選擇 InsertInsert Node or Bus命令，在彈出D5LED 燈 LED6Pin_H23D6LED 燈 LED7Pin_H24D7LED 燈 LED8Pin_F2420的 Insert Node or Bus 對話框如圖 1-27 所示界面中點擊 Node Finder按鈕。圖 1-27 Insert Node or Bus 對話框在出現(xiàn)的 Node Finder 界面中，如圖 1-28 所示，在 Filter 列表中選擇Pins：all，在 Named 窗口中輸入“*” ，點擊 List 在 Nodes Found 窗口出現(xiàn)所有信號的

27、名稱，點擊中間的按鈕則 Selected Nodes 窗口下方出現(xiàn)被選擇的端口名稱。雙擊 OK 按鈕，完成設置，回到圖 1-27 所示的 Insert Node or Bus 對話框，雙擊 OK 按鈕，所有的輸入、輸出端口將會在端口名列表區(qū)內顯示出來，如圖 1-29 所示。21圖 1-28 Node Finder 對話框圖 1-29 在波形編輯器中加入端口4）編輯輸入端口波形，即指定輸入端口的邏輯電平變化，在如圖 1-29 所示的波形編輯窗口中，選擇要輸入波形的輸入端口如 A 端口，在端口名顯示區(qū)左邊的波形編輯器工具欄中有要輸入的各種波形，其按鈕說明如圖 1-30 所示。根據(jù)仿真的需要輸入波形

28、。完成后如圖 1-31 所示。最后選擇軟件的 FileSave進行保存。22圖 1-30 波形編輯器工具欄圖 1-31 編輯輸入端口波形5）指定仿真器設置，在仿真過程中有時序仿真和功能仿真之分，在這里介紹功能仿真。在 QUARTUSII 軟件中選擇 ProcessingSimulator Tool 命令，打開仿真器工具窗口，如圖 1-32 所示。圖 1-32 仿真器工具窗口23按圖 1-31 上的提示，首先產(chǎn)生功能仿真網(wǎng)表文件，點擊產(chǎn)生功能仿真網(wǎng)表的按鈕 Generate Functional Simulation Netlist，產(chǎn)生功能仿真網(wǎng)表，然后點擊開始仿真的 START 按鈕開始進行

29、仿真，直到仿真進度條為 100%完成仿真。點擊仿真報告窗口按鈕 Report，觀察仿真波形。如圖 1-33 所示。圖 1-33 仿真波形6、從設計文件到目標器件的加載、從設計文件到目標器件的加載 完成對器件的加載有兩種形式，一種是對目標器件進行加載文件，一種是對目標器件的配置芯片進行加載。這里我們介紹對目標器件 EP3C80F780C8 進行加載的方法。 1）使用 USB 連接線將 PC 機與實驗系統(tǒng)連接起來（具體方法請參照用戶手冊第三節(jié) USB 電纜的安裝與使用） 。2）選擇 QUARTUSII 軟件的 ToolProgrammer 命令，進行編程器窗口，如圖 1-33 所示，如果沒有設置編

30、程硬件，則編程硬件類型為 No Hardware，需要對編程硬件進行設置。點擊 Hardware Setup編程硬件設置按鈕，進行如圖1-35 所示的編程硬件設置對話框。24圖 1-34 編程器窗口圖 1-35 編程器硬件設置對話框3）點擊 Add Hardware 按鈕，出現(xiàn) Add Hardware 對話框，如圖 1-36 所示。圖 1-36 編程硬件選擇對話框4）在 Add Hardware 對話框中，從 Hardware type 列表中選擇所需要硬件類型，如果是 USB 接口的請參照用戶使用手冊中的 USB 電纜的安裝與使用，如果使用的是并口下載線則選取如圖 1-35 所示的硬件類型

31、，點擊 OK 按鈕，完成對硬件類型的設置?；氐骄幊唐饔布O置窗口， 點擊 Close 按鈕退出設置。25則在編程器對話框中的編程硬件類型會出現(xiàn)剛才選取的編程器硬件。5）如果軟件已運行一個工程，則在打開編程器的時候，編程器窗口會自動出現(xiàn)這個工程文件要加載到目標器件的文件，如果要加載其它文件可以從其它地方進行添加更改。選好加載文件后，再點選 Progam/Configure，編程模式選取 JTAG 模式，點擊 STRAT 進行文件加載，直到加載進度變?yōu)?100%，文件成功加載完成。五、實驗現(xiàn)象與結果五、實驗現(xiàn)象與結果文件加載到目標器件后，撥動撥動開關，LED 燈會按表 1-1 所示的真值表對應的點

32、亮。因為 LED 燈模塊的后四個燈 LED9-LED12 沒有被使用，而QUARTUSII 軟件默認設置未使用的 IO 為高阻三態(tài)，所以后四個燈 LED9-LED12 一直常亮。六、實驗報告六、實驗報告1、進一步熟悉和理解 QUARTUSII 軟件的使用方法。26實驗二 基于 VHDL 格雷碼編碼器的設計一、一、實驗目的實驗目的1、了解格雷碼變換的原理。2、進一步熟悉 QUARTUSII 軟件的使用方法和 VHDL 輸入的全過程。3、進一步掌握實驗系統(tǒng)的使用。二、二、實驗原理實驗原理格雷（Gray）碼是一種可靠性編碼，在數(shù)字系統(tǒng)中有著廣泛的應用。其特點是任意兩個相鄰的代碼中僅有一位二進制數(shù)不同

33、，因而在數(shù)碼的遞增和遞減運算過程中不易出現(xiàn)差錯。但是格雷碼是一種無權碼，要想正確而簡單的和二進制碼進行轉換，必須找出其規(guī)律。根據(jù)組合邏輯電路的分析方法，先列出其真值表再通過卡諾圖化簡，可以很快的找出格雷碼與二進制碼之間的邏輯關系。其轉換規(guī)律為：高位同，從高到低看異同，異出1，同出0。也就是將二進制碼轉換成格雷碼時，高位是完全相同的，下一位格雷碼是1還是0，完全是相鄰兩位二進制碼的“異”還是“同”來決定。下面舉一個簡單的例子加以說明。假如要把二進制碼10110110轉換成格雷碼，則可以通過下面的方法來完成，方法如圖2-1。27圖 2-1 格雷碼變換示意圖因此，變換出來的格雷碼為 11101101

34、。三、三、實驗內容實驗內容本實驗要求完成的任務是變換 12 位二進制碼到 12 位的格雷碼。實驗中用12 位撥動開關模塊的 K1K12 表示 8 位二進制輸入，用 LED 模塊的LED1LED12 來表示轉換的實驗結果十二位格雷碼。實驗 LED 亮表示對應的位為1 ，LED 滅表示對應的位為0 。通過輸入不同的值來觀察輸入的結果與實驗原理中的轉換規(guī)則是否一致。實驗箱中的撥動開關、與 FPGA 的接口電路，LED 燈與 FPGA 的接口電路以及撥動開關、LED 與 FPGA 的管腳連接在實驗一中都做了詳細說明，這里不在贅述。四、四、實驗步驟實驗步驟1、打開 QUARTUSII 軟件，新建一個工程

35、。2、建完工程之后，再新建一個 VHDL File。新建一個 VHDL 文件的過程如下：1）選擇 QUARTUSII 軟件中的 FileNew 命令，出現(xiàn) New 對話框。如圖 2-2所示。28 圖 2-2 新建設計文件選擇窗口2）在 New 對話框（圖 2-2）中選擇 Device Design Files 頁下的 VHDL File，點擊 OK 按鈕，打開 VHDL 編輯器對話框，如圖 2-3 所示。圖 2-3 VHDL 編輯窗口3、按照實驗原理和自己的想法，在 VHDL 編輯窗口編寫 VHDL 程序，用戶可參照光盤中提供的示例程序。4、編寫完 VHDL 程序后，保存起來。方法同實驗一。5

36、、對自己編寫的 VHDL 程序進行編譯并仿真，對程序的錯誤進行修改。6、編譯仿真無誤后，依照撥動開關、LED 與 FPGA 的管腳連接表（表 1-1、表 1-2）或參照附錄進行管腳分配，表 2-1 是示例程序的管腳分配表。分配完成后，再進行全編譯一次，以使管腳分配生效。端口名使用模塊信號對應 FPGA 管腳說 明K1撥動開關 K1Pin_AH12K2撥動開關 K2Pin_AF14K3撥動開關 K3Pin_AA8K4撥動開關 K4Pin_AB8K5撥動開關 K5Pin_AE4K6撥動開關 K6Pin_AC5K7撥動開關 K7Pin_AF12K8撥動開關 K8Pin_AG12K9撥動開關 K9Pi

37、n_AA10K10撥動開關 K10Pin_U8K11撥動開關 K11Pin_AE3格雷編碼器的數(shù)據(jù)輸入29K12撥動開關 K12Pin_AD4D1LED 燈 LED1Pin_AE8D2LED 燈 LED2Pin_J22D3LED 燈 LED3Pin_M24D4LED 燈 LED4Pin_L24D5LED 燈 LED5Pin_L23D6LED 燈 LED6Pin_H23D7LED 燈 LED7Pin_H24D8LED 燈 LED8Pin_F24D9LED 燈 LED9Pin_E24D10LED 燈 LED10Pin_F22D11LED 燈 LED11Pin_E22D12LED 燈 LED12Pi

38、n_F21格雷編碼器的編碼輸出表 2-1 端口管腳分配表7、用下載電纜通過 JTAG 口將對應的 sof 文件加載到 FPGA 中。觀察實驗結果是否與自己的編程思想一致。五、五、實驗現(xiàn)象與結果實驗現(xiàn)象與結果以設計的參考示例為例，當設計文件加載到目標器件后，撥動撥動開關，LED 會按照實驗原理中的格雷碼輸入一一對應的亮或者滅。六、六、實驗報告實驗報告1、繪出仿真波形，并作說明。2、進一步熟悉 QUARTUSII 軟件。3、將實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試結果記錄下來。30實驗三 含異步清零和同步使能的加法計數(shù)器一、一、實驗目的實驗目的1、 了解二進制計數(shù)器的工作原理。2、

39、進一步熟悉 QUARTUSII 軟件的使用方法和 VHDL 輸入。3、時鐘在編程過程中的作用。二、二、實驗原理實驗原理二進制計數(shù)器中應用最多、功能最全的計數(shù)器之一，含異步清零和同步使能的加法計數(shù)器的具體工作過程如下：在時鐘上升沿的情況下，檢測使能端是否允許計數(shù)，如果允許計數(shù)（定義使能端高電平有效）則開始計數(shù)，否則一直檢測使能端信號。在計數(shù)過程中再檢測復位信號是否有效（低電平有效） ，當復位信號起作用時，使計數(shù)值清零，繼續(xù)進行檢測和計數(shù)。其工作時序如圖 3-1 所示：31圖 3-1 計數(shù)器的工作時序三、三、實驗內容實驗內容本實驗要求完成的任務是在時鐘信號的作用下，通過使能端和復位信號來完成加法計

40、數(shù)器的計數(shù)。實驗中時鐘信號使用數(shù)字時鐘源模塊的 1HZ 信號，用一位撥動開關 K1 表示使能端信號，用復位開關 S1 表示復位信號，用 LED 模塊的LED1LED11 來表示計數(shù)的二進制結果。實驗 LED 亮表示對應的位為1 ，LED 滅表示對應的位為0 。通過輸入不同的值模擬計數(shù)器的工作時序，觀察計數(shù)的結果。實驗箱中的撥動開關、與 FPGA 的接口電路，LED 燈與 FPGA 的接口電路以及撥動開關、LED 與 FPGA 的管腳連接在實驗一中都做了詳細說明，這里不在贅述。數(shù)字時鐘信號模塊的電路原理如圖 3-2 所示，表 3-1 是其時鐘輸出與 FPGA的管腳連接表。圖 3-2 數(shù)字時鐘信號

41、模塊電路原理信號名稱對應 FPGA 管腳名說明DIGITAL-CLKA14數(shù)字時鐘信號送至 FPGA 的 A14表 3-1 數(shù)字時鐘輸出與 FPGA 的管腳連接表按鍵開關模塊的電路原理如圖 3-3 所示，表 3-2 是按鍵開關的輸出與 FPGA的管腳連接表。32圖 3-3 按鍵開關模塊電路原理信號名稱信號名稱FPGA I/O 名稱名稱核心板接口管腳號核心板接口管腳號功能說明功能說明S0Pin_AF5JP1_91S1 SwitchS1Pin_AH6JP1_93S2 SwitchS2Pin_AH7JP1_95S3 SwitchS3Pin_AH8JP1_97S4 SwitchS4Pin_AG10JP

42、1_99S5 SwitchS5Pin_AG11JP1_101S6 SwitchS6Pin_AH14JP1_90S7 SwitchS7Pin_AG7JP1_92S8 SwitchS8Pin_AG8JP1_94S9 SwitchS9Pin_AF9JP1_96S10 SwitchS10Pin_AH10JP1_98S11 SwitchS11Pin_AH11JP1_100S12 Switch表 3-2 按鍵開關與 FPGA 的管腳連接表四、四、實驗步驟實驗步驟1、 打開 QUARTUSII 軟件，新建一個工程。2、 建完工程之后，再新建一個 VHDL File，打開 VHDL 編輯器對話框。333、 按

43、照實驗原理和自己的想法，在 VHDL 編輯窗口編寫 VHDL 程序，用戶可參照光盤中提供的示例程序。4、 編寫完 VHDL 程序后，保存起來。方法同實驗一。5、 對自己編寫的 VHDL 程序進行編譯并仿真，對程序的錯誤進行修改。6、編譯仿真無誤后，依照撥動開關、LED 與 FPGA 的管腳連接表（表 1-1、表 1-2）或參照附錄進行管腳分配。表 3-3 是示例程序的管腳分配表。分配完成后，再進行全編譯一次，以使管腳分配生效。端口名使用模塊信號對應 FPGA 管腳說 明CLK數(shù)字信號源Pin_A14時鐘為 1HZEN撥動開關 K1Pin_AH12使能信號RET按鍵開關 S1Pin_AF5復位信

44、號CQ0LED 燈 LED1Pin_AE8CQ1LED 燈 LED2Pin_J22CQ2LED 燈 LED3Pin_M24CQ3LED 燈 LED4Pin_L24CQ4LED 燈 LED5Pin_L23CQ5LED 燈 LED6Pin_H23CQ6LED 燈 LED7Pin_H24CQ7LED 燈 LED8Pin_F24CQ8LED 燈 LED9Pin_E24CQ9LED 燈 LED10Pin_F22CQ10LED 燈 LED11Pin_E22計數(shù)輸出COUTLED 燈 LED12Pin_F21COUT為進位信號表 3-3 端口管腳分配表7、 用下載電纜通過 JTAG 口將對應的 sof 文件

45、加載到 FPGA 中。觀察實驗結果是否與自己的編程思想一致。五、五、實驗現(xiàn)象與結果實驗現(xiàn)象與結果34以設計的參考示例為例，當設計文件加載到目標器件后，將數(shù)字信號源的時鐘選擇為 1HZ，使撥動開關 K1 置為高電平（使撥動開關向上） ，四位 LED 會按照實驗原理中依次被點亮，當加法器加到 9 時，LED12（進位信號）被點亮。當復位鍵（按鍵開關的 S1 鍵）按下后，計數(shù)被清零。如果撥動開關 K1 置為低電平（撥動開關向下）則加法器不工作。六、六、實驗報告實驗報告1、 繪出仿真波形，并作說明。2、 寫出在 VHDL 編程過程中需要說明的規(guī)則。3、 將實驗原理、設計過程、編譯仿真波形和分析結果、硬

46、件測試結果記錄下來。4、 改變時鐘頻率，看實驗現(xiàn)象會有什么改變，試解釋這一現(xiàn)象。實驗四 八位七段數(shù)碼管動態(tài)顯示電路的設計一、一、實驗目的實驗目的1、 了解數(shù)碼管的工作原理。2、 學習七段數(shù)碼管顯示譯碼器的設計。3、學習 VHDL 的 CASE 語句及多層次設計方法。二、二、實驗原理實驗原理七段數(shù)碼管是電子開發(fā)過程中常用的輸出顯示設備。在實驗系統(tǒng)中使用的是兩個四位一體、共陰極型七段數(shù)碼管。其單個靜態(tài)數(shù)碼管如下圖 4-1 所示。35圖 4-1 靜態(tài)七段數(shù)碼管由于七段數(shù)碼管公共端連接到 GND（共陰極型） ，當數(shù)碼管的中的那一個段被輸入高電平，則相應的這一段被點亮。反之則不亮。四位一體的七段數(shù)碼管在

47、單個靜態(tài)數(shù)碼管的基礎上加入了用于選擇哪一位數(shù)碼管的位選信號端口。八個數(shù)碼管的a、b、c、d、e、f、g、h、dp 都連在了一起，8 個數(shù)碼管分別由各自的位選信號來控制，被選通的數(shù)碼管顯示數(shù)據(jù)，其余關閉。三、三、實驗內容實驗內容本實驗要求完成的任務是在時鐘信號的作用下，通過輸入的鍵值在數(shù)碼管上顯示相應的鍵值。在實驗中時，數(shù)字時鐘選擇 1KHZ 作為掃描時鐘，用四個撥動開關做為輸入，當四個撥動開關置為一個二進制數(shù)時，在數(shù)碼管上顯示其十六進制的值。實驗箱中的撥動開關與 FPGA 的接口電路，以及撥動開關 FPGA 的管腳連接在實驗一中都做了詳細說明，這里不在贅述。數(shù)碼管顯示模塊的電路原理如圖 4-2

48、 所示，表 4-1 是其數(shù)碼管的輸入與FPGA 的管腳連接表。圖 4-2 數(shù)字時鐘信號模塊電路原理信號名稱信號名稱FPGA I/O 名稱名稱核心板接口管腳號核心板接口管腳號功能說明功能說明Seg0Pin_G16JP2_467-Seg display “a”Seg1Pin_G17JP2_477-Seg display “b”Seg2Pin_F18JP2_487-Seg display “c”36Seg3Pin_G18JP2_497-Seg display “d”Seg4Pin_G15JP2_507-Seg display “e”Seg5Pin_G14JP2_517-Seg display “f”

49、Seg6Pin_G12JP2_537-Seg display “g”Seg7Pin_M21JP2_547-Seg display “dp”SEL0Pin_C22JP2_30SEL1Pin_D22JP2_31SEL2Pin_G9JP2_337-Seg COM port setcle表 4-1 數(shù)碼管與 FPGA 的管腳連接表四、四、實驗步驟實驗步驟1、 打開 QUARTUSII 軟件，新建一個工程。2、 建完工程之后，再新建一個 VHDL File，打開 VHDL 編輯器對話框。3、 按照實驗原理和自己的想法，在 VHDL 編輯窗口編寫 VHDL 程序，用戶可參照光盤中提供的示例程序。4、 編寫

50、完 VHDL 程序后，保存起來。方法同實驗一。5、 對自己編寫的 VHDL 程序進行編譯并仿真，對程序的錯誤進行修改。6、 編譯仿真無誤后，依照撥動開關、數(shù)碼管與 FPGA 的管腳連接表（表 1-1、表 4-1）或參照附錄進行管腳分配。表 4-2 是示例程序的管腳分配表。分配完成后，再進行全編譯一次，以使管腳分配生效。端口名使用模塊信號對應 FPGA 管腳說 明CLK數(shù)字信號源Pin_A14時鐘為 1KHZKEY0撥動開關 K1Pin_AH12KEY1撥動開關 K2Pin_AF14KEY2撥動開關 K3Pin_AA8二進制數(shù)據(jù)輸入37表 4-2 端口管腳分配表7、 用下載電纜通過 JTAG 口

51、將對應的 sof 文件加載到 FPGA 中。觀察實驗結果是否與自己的編程思想一致。五、五、實驗現(xiàn)象與結果實驗現(xiàn)象與結果以設計的參考示例為例，當設計文件加載到目標器件后，將數(shù)字信號源模塊的時鐘選擇為 1KHZ，撥動四位撥動開關，使其為一個數(shù)值，則八個數(shù)碼管均顯示撥動開關所表示的十六進制的值。六、六、實驗報告實驗報告1、繪出仿真波形，并作說明。2、明掃描時鐘是如何工作的，改變掃描時鐘會有什么變化。3、實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試結果記錄下來。KEY3撥動開關 K4Pin_AB8LEDAG0數(shù)碼管 A 段Pin_G16LEDAG1數(shù)碼管 B 段Pin_G17LEDAG2數(shù)碼管

52、 C 段Pin_F18LEDAG3數(shù)碼管 D 段Pin_G18LEDAG4數(shù)碼管 E 段Pin_G15LEDAG5數(shù)碼管 F 段Pin_G14LEDAG6數(shù)碼管 G 段Pin_G12LEDAG7數(shù)碼管 DP 段Pin_M21DEL0位選 DEL0Pin_C22DEL1位選 DEL1Pin_D22DEL2位選 DEL2Pin_G9十六進制數(shù)據(jù)輸出顯示38實驗五 數(shù)控分頻器的設計一、一、實驗目的實驗目的1、 學習數(shù)控分頻器的設計、分析和測試方法。2、 了解和掌握分頻電路實現(xiàn)的方法。3、 掌握 EDA 技術的層次化設計方法。二、二、實驗原理實驗原理數(shù)控分頻器的功能就是當輸入端給定不同的輸入數(shù)據(jù)時，將

53、對輸入的時鐘信號有不同的分頻比，數(shù)控分頻器就是用計數(shù)值可并行預置的加法計數(shù)器來設計完成的，方法是將計數(shù)溢出位與預置數(shù)加載輸入信號相接得到。三、三、實驗內容實驗內容本實驗要求完成的任務是在時鐘信號的作用下，通過輸入八位的撥動開關輸入不同的數(shù)據(jù)，改變分頻比，使輸出端口輸出不同頻率的時鐘信號，過到數(shù)控39分頻的效果。在實驗中時，數(shù)字時鐘選擇 1KHZ 作為輸入的時鐘信號（頻率過高觀察不到 LED 的閃爍快慢） ，用 12 個撥動開關做為數(shù)據(jù)的輸入，當 12 個撥動開關置為一個二進制數(shù)時，在輸出端口輸出對應頻率的時鐘信號，用戶可以用示波器接信號輸出模塊觀察頻率的變化。也可以使輸出端口接 LED 燈來觀

54、察頻率的變化。在此實驗中我們把輸入接入 LED 燈模塊。實驗箱中的撥動開關、LED 與 FPGA 的接口電路，以及撥動開關、LED 與 FPGA 的管腳連接在實驗一中都做了詳細說明，這里不在贅述。四、四、實驗步驟實驗步驟1、 打開 QUARTUSII 軟件，新建一個工程。2、 建完工程之后，再新建一個 VHDL File，打開 VHDL 編輯器對話框。3、 按照實驗原理和自己的想法，在 VHDL 編輯窗口編寫 VHDL 程序，用戶可參照光盤中提供的示例程序。4、 編寫完 VHDL 程序后，保存起來。方法同實驗一。5、 對自己編寫的 VHDL 程序進行編譯并仿真，對程序的錯誤進行修改。6、 編譯

55、仿真無誤后，依照撥動開關、LED 與 FPGA 的管腳連接表（表 1-1、表 1-2）或參照附錄進行管腳分配。表 5-1 是示例程序的管腳分配表。分配完成后，再進行全編譯一次，以使管腳分配生效。端口名使用模塊信號對應 FPGA 管腳說 明INCLK數(shù)字信號源Pin_A14時鐘為 1KHZDATA0撥動開關 K1Pin_AH12DATA 1撥動開關 K2Pin_AF14DATA 2撥動開關 K3Pin_AA8DATA 3撥動開關 K4Pin_AB8DATA 4撥動開關 K5Pin_AE4DATA 5撥動開關 K6Pin_AC5DATA 6撥動開關 K7Pin_AF12分頻比數(shù)據(jù)40DATA 7撥

56、動開關 K8Pin_AG12DATA8撥動開關 K9Pin_AA10DATA9撥動開關 K10Pin_U8DATA10撥動開關 K11Pin_AE3DATA11撥動開關 K12Pin_AD4FOUTLED 燈 LED1Pin_AE8分頻輸出表 5-1 端口管腳分配表7、 用下載電纜通過 JTAG 口將對應的 sof 文件加載到 FPGA 中。觀察實驗結果是否與自己的編程思想一致。五、五、實驗現(xiàn)象與結果實驗現(xiàn)象與結果以設計的參考示例為例，當設計文件加載到目標器件后，將數(shù)字信號源模塊的時鐘選擇為 1KHZ，撥動八位撥動開關，使其為一個數(shù)值，則輸入的時鐘信號使 LED 燈開始閃爍，改變撥動開關，LE

57、D 的閃爍快慢會按一定的規(guī)則發(fā)生改變。六、六、實驗報告實驗報告1、 輸入不同的 DATA 值繪出仿真波形，并作說明。2、在這個程序的基礎上擴展成 16 位的分頻器，寫出 VHDL 代碼。3、 將實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試結果記錄下來。41實驗六 圖形和 VHDL 混合輸入的電路設計一、一、實驗目的實驗目的1、 學習在 QUARTUSII 軟件中模塊符號文件的生成與調用。2、 掌握模塊符號與模塊符號之間的連線規(guī)則與方法。3、 掌握從設計文件到模塊符號的創(chuàng)建過程。二、二、實驗原理實驗原理在層次化的設計文件中，經(jīng)常需要將已經(jīng)設計好的工程文件生成一個模塊符號文件作為自己的功能

58、模塊符號在頂層調用，該符號就像圖形設計文件中的任何其它宏功能符號一樣可被高層設計重復調用。本實驗的實驗原理就是將前面設計的實驗三、四、五通過 QUARTUSII 軟件合并成一個設計文件。實現(xiàn)實驗三、四、五中的所有功能。42三、三、實驗內容實驗內容本實驗要求完成的任務與實驗三、四、五的實驗內容基本一致。在實驗中，時鐘信號選取 1KHZ 做為數(shù)碼管的掃描時鐘，撥動開關輸入一個預置的 12 位數(shù)據(jù)，經(jīng)過數(shù)控分頻電路（實驗五）分頻后得到一個較低的頻率做為加法計數(shù)器（實驗三）的時鐘頻率進行計數(shù)器的加法運算。得到的值給數(shù)碼顯示譯碼電路（實驗四）在數(shù)碼管上顯示出來。實驗箱中的數(shù)字時鐘模塊、撥動開關、按鍵開關

59、、數(shù)碼管、LED 與 FPGA 的接口電路，以及撥動開關、按鍵開關、數(shù)碼管、LED與 FPGA 的管腳連接在實驗三、四、五中都做了詳細說明，這里不在贅述。四、四、實驗步驟實驗步驟1、 打開 QUARTUSII 軟件，新建一個工程。2、 將以前編寫的實驗三、四、五的源程序代碼復制到當前工作目錄下保存起來。3、 選擇 FileOpen 命令，如圖 6-1 所示，打開復制到當前工作目錄下和其中一個源程序代碼，如 EXP3.VHD 程序。圖 6-1 打開一個設計文件4、 在 File 菜單中選擇 Create/Update 項，進而選擇 Create Symbol for 43Current File

60、，點擊確定按鈕，即可創(chuàng)建一個代表剛才打開的設計文件功能的符號（.bsf） ，如圖 6-2 所示。如果該文件對應的符號文件已經(jīng)創(chuàng)建過，則執(zhí)行該操作時會彈出提示信息，詢問是否要覆蓋現(xiàn)存的符號文件。用戶可以根據(jù)自己的意愿進行選擇。圖 6-2 從現(xiàn)行文件創(chuàng)建模塊符號文件5、 用同樣的方法對其它設計文件（EXP4.VHD、EXP5.VHD）進行模塊符號文件的創(chuàng)建。6、 模塊符號文件創(chuàng)建完成后，再新建一個圖形編輯文件，打開圖形編輯器對話框。在圖形編輯器窗口的工件區(qū)雙擊鼠標的左鍵，或點擊圖中的符號工具按鈕，或選擇菜單 EditInsert Symbol，則彈出如圖 6-3 所示的 Symbol 對話框。44