數(shù)字電路模擬試題 ()

1、數(shù)字邏輯分析與設(shè)計(jì)模擬試題一、 單項(xiàng)選擇題 1. 只有在時(shí)鐘的下降沿時(shí)刻，輸入信號(hào)才能被接收，該種觸發(fā)器是（ ）。A. 高電平觸發(fā)器 B.下降沿觸發(fā)器 C. 低電平觸發(fā)器 D. 上升沿觸發(fā)器2. 下列電路中，屬于時(shí)序邏輯電路的是( )A. 編碼器 B. 譯碼器 C. 數(shù)值比較器 D. 計(jì)數(shù)器3. 若將一個(gè)TTL與非門(mén)（設(shè)輸入端為A、B）當(dāng)作反相器使用，則A、B端應(yīng)如何連接（ ）A. A、B兩端并聯(lián)使用 B. A或B中有一個(gè)接低電平0 C. 不能實(shí)現(xiàn)4. 在二進(jìn)制譯碼器中，若輸入有5位二進(jìn)制代碼，則輸出有（ ）個(gè)信號(hào)。A. 32 B. 16 C. 8 D. 45. 同步RS觸發(fā)器的“同步”時(shí)指(

2、 )A. RS兩個(gè)信號(hào)同步B. Qn+1與S同步C. Qn+1與R同步 D. Qn+1與CP同步6. 不是最小項(xiàng)ABCD邏輯相鄰的最小項(xiàng)是()A. BCD B. ACD C. BD D. ABD7. 與相等的為（ ）A. B. C. 8. 測(cè)得某邏輯門(mén)輸入A、B和輸出F的波形如圖1所示，則F(A，B)的表達(dá)式是（ ）A. F=AB B. F=A+B C. D.圖19. 某邏輯函數(shù)的真值表見(jiàn)表1，則F的邏輯表達(dá)式是（ ）。A. 表1A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111000101B. C. D. 10. 要實(shí)現(xiàn)，JK觸發(fā)器的J、K取值應(yīng)

3、為（ ）。A J=K=0 B J=K=1 C J=0 K=1 11. 可以用來(lái)實(shí)現(xiàn)并/串轉(zhuǎn)換和串/并轉(zhuǎn)換的器件是( )A. 計(jì)數(shù)器 B. 全加器 C. 移位寄存器 D. 存儲(chǔ)器12. 下列觸發(fā)器中沒(méi)有計(jì)數(shù)功能的是（ ）A. RS觸發(fā)器 B. T觸發(fā)器 C. JK觸發(fā)器 D. T觸發(fā)器13. 某邏輯電路輸入A、B和輸出Y的波形如圖2所示，則此電路實(shí)現(xiàn)的邏輯功能是（ ）A. 與非 B. 或非 C. 異或 D. 異或非圖214. 若兩個(gè)邏輯函數(shù)相等，則它們必然相同的是（ ） A. 真值表 B. 邏輯表達(dá)式 C. 邏輯圖 D. 電路圖15. 能將輸入信號(hào)轉(zhuǎn)變成二進(jìn)制代碼的電路稱為（ ）A. 譯碼器 B

4、. 編碼器 C. 數(shù)據(jù)選擇器 D. 數(shù)據(jù)分配器二、 填空題1. 完成下列數(shù)制之間的轉(zhuǎn)換（25.25）（）（）2. 十進(jìn)制數(shù)7對(duì)應(yīng)的8421碼為，對(duì)應(yīng)的余3碼為。3. 用反演規(guī)則求出邏輯函數(shù)的反函數(shù) = 。4. 用公式法化簡(jiǎn) = 。5. 三態(tài)邏輯門(mén)，簡(jiǎn)稱TSL門(mén)，該門(mén)的輸出有三種狀態(tài)，分別為 、 、 。6. 半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法有兩種形式：共 接法和共 接法。7. 數(shù)字電路按照是否有記憶功能通?？煞譃閮深悾?、 。8.集電極開(kāi)路門(mén)（OC門(mén)）能夠?qū)崿F(xiàn)的功能為 ， ， 。9. 圖3中圖形符號(hào)依次表示、邏輯運(yùn)算。圖310. 數(shù)字電路中的三極管一般工作在或狀態(tài)。11. 邏輯代數(shù)有、和邏輯非三種基本

5、運(yùn)算。12. 如果輸入與輸出的關(guān)系是"有0出1，全1出0"，這是邏輯運(yùn)算。"全0出0，有1出1"，這是邏輯運(yùn)算。13. 一個(gè)三位二進(jìn)制譯碼器的輸入線應(yīng)有根，輸出線最多有根。14. 常用的集成觸發(fā)器按功能可分為RS觸發(fā)器、 、 、和T觸發(fā)器。15. 若要存儲(chǔ)5位2進(jìn)制數(shù)，需要 個(gè)觸發(fā)器。三、 簡(jiǎn)答題1. 組合邏輯電路與時(shí)序邏輯電路有何區(qū)別?2. 同步時(shí)序邏輯電路與異步時(shí)序電路有何區(qū)別?3. 4-2線編碼器往往省略0輸入線，這是為什么？4. 實(shí)驗(yàn)時(shí)只有74LS112雙JK觸發(fā)器，怎么將其轉(zhuǎn)換為T(mén)觸發(fā)器使用？5. 試給出常用的兩種實(shí)現(xiàn)組合邏輯函數(shù)的常用電路？四

6、、 分析題1. 用卡諾圖化簡(jiǎn)函數(shù)F(A,B,C,D)=(0，7，9，11) +d (3，5，15)。 2. 如圖4是一片4選1數(shù)據(jù)選擇器實(shí)現(xiàn)F(A,B,C)函數(shù)，試寫(xiě)出F表達(dá)式，并轉(zhuǎn)換成標(biāo)準(zhǔn)與或式。圖43. 寫(xiě)出如圖5所示組合邏輯電路的表達(dá)式，列出真值表。圖54. 由四位二進(jìn)制計(jì)數(shù)器74161及門(mén)電路組成的時(shí)序電路如圖6所示。要求畫(huà)出狀態(tài)轉(zhuǎn)換圖，說(shuō)明電路為幾進(jìn)制計(jì)數(shù)器。圖6五、 作圖題（9分）1. JK觸發(fā)器的CP，J, K端分別加上如圖7所示的波形時(shí)，試畫(huà)出Q端的輸出波形。設(shè)初始狀態(tài)為0。圖72. 基本R-S觸發(fā)器的電路如圖8所示，根據(jù)輸入波形畫(huà)出對(duì)應(yīng)的輸出Q波形。圖83. 畫(huà)出圖9所示電路

7、的Q0、Q1的輸出波形，假設(shè)初始狀態(tài)皆為0。圖9六、 設(shè)計(jì)題（30分）1. 設(shè)計(jì)一多數(shù)表決電路，要求A、B、C三人中只要有兩人以上（包括兩人）同意，則決議就能通過(guò)，但A還有決定權(quán)，即只要A同意，即使其他人不同意也能通過(guò)。假設(shè)同意用高電平“1”表示，不同意用低電平“0”表示；通過(guò)用高電平“1”表示，不通過(guò)用低電平“0”表示，輸出結(jié)果用變量F表示。試求：（1）列出真值表并寫(xiě)出輸出的邏輯函數(shù)表達(dá)式；（2）化簡(jiǎn)輸出邏輯函數(shù)，用與非門(mén)實(shí)現(xiàn)設(shè)計(jì)并畫(huà)出電路圖。2. 試用八選一數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù)F=(1，3，5，6)，要求寫(xiě)出分析過(guò)程，畫(huà)出邏輯電路圖。3. 采用集成譯碼器74LS138和必要的門(mén)電路實(shí)現(xiàn)邏輯函數(shù)功能F（A，B，C，D）=m1+m5+m9，要求寫(xiě)出分析過(guò)程，給出連接線路圖。4. 設(shè)計(jì)一個(gè)101串行序列檢測(cè)電路，當(dāng)電路檢測(cè)到輸入連續(xù)出現(xiàn)101時(shí)輸出為1，否則為0.畫(huà)出狀態(tài)轉(zhuǎn)移圖和邏輯電路圖。5. 試用計(jì)數(shù)器74LS161和八選一數(shù)據(jù)選擇器74LS151構(gòu)成序列信號(hào)發(fā)生器，產(chǎn)生一個(gè)8位的序列信號(hào)00010111，畫(huà)出連接線路圖。6. 用74LS161設(shè)計(jì)一個(gè)實(shí)現(xiàn)模8的記數(shù)器，并且用7段字型數(shù)碼