VLSI復(fù)習(xí)總結(jié)

1、Chap1 緒論1、IC產(chǎn)品從設(shè)計(jì)到芯片產(chǎn)品的產(chǎn)業(yè)鏈流程，了解步驟從設(shè)計(jì)、制造、封裝、測(cè)試到芯片產(chǎn)品Ø 設(shè)計(jì)：從系統(tǒng)設(shè)計(jì)到版圖設(shè)計(jì)Ø 制造： 掩模版（光罩版、Mask）制作： 對(duì)每層版圖都要制作一層掩模版，實(shí)際是光刻工序的次數(shù)； 除金屬層外，一般CMOS電路至少需要10層以上掩模版晶圓制造（光刻）（Wafer Manufacturing）Ø 封裝：先進(jìn)行晶圓切割；封裝可以滿足以下幾個(gè)需要：封裝給予芯片機(jī)械支撐；封裝協(xié)助芯片向周?chē)h(huán)境散熱，保護(hù)芯片免受化學(xué)腐蝕；封裝引腳可以提供芯片在整機(jī)中的有效焊接封裝方式：DIP、PGA、BGAØ 測(cè)試：1 中測(cè)（晶圓測(cè)

2、試、 Wafer Testing ）：晶圓制造完成后的測(cè)試2 成測(cè)（成品測(cè)試、Final Testing ）：芯片封裝完成后的測(cè)試，需對(duì)每個(gè)芯片進(jìn)行測(cè)試2、IC設(shè)計(jì)中需要考慮的因素 滿足功能要求； 滿足性能要求：速度、功耗（稍加展開(kāi)論述！） 降低芯片成本：設(shè)計(jì)成本，制造成本，測(cè)試成本（采用可測(cè)試性設(shè)計(jì)（DFT）方法） 延長(zhǎng)芯片使用壽命；縮短芯片面市時(shí)間（Time-to-Market）Chap3 邏輯門(mén)單元時(shí)延 = -(+)ln0.5=0.69轉(zhuǎn)換時(shí)間 = -(+)ln0.9=2.2下拉網(wǎng)絡(luò)NOMS的等效電阻；上拉網(wǎng)絡(luò)NOMS的等效電阻 1、 邏輯門(mén)時(shí)延的等效電阻時(shí)延估算模型 2、能夠根據(jù)邏輯表

3、達(dá)式畫(huà)出CMOS靜態(tài)邏輯門(mén)電路（Transistor-level） 2-NAND和2-NOR的電路實(shí)例Chap4 組合邏輯網(wǎng)絡(luò)互連線（Interconnect）的RC傳輸線及 Elmore時(shí)延模型互連線（Interconnect）特性： RC傳輸線、 Elmore時(shí)延模型1、連線可以看作RC傳輸線（分布式RC寄生參數(shù)）把連線分為一系列無(wú)限小的RC電路節(jié)（忽略電感），每一節(jié)由一個(gè)微分電阻和一個(gè)電容表征：基本的傳輸線參數(shù)是ri, ci。電容主要是對(duì)地的耦合電容2、連線時(shí)延估算：Elmore時(shí)延模型連線的Elmore時(shí)延模型 （1）把RC傳輸線看成n節(jié)RC電路的串連 （2）時(shí)延是各線段時(shí)延之和：E

4、= r(n - i)c = 0.5 rcn(n-1) 在n節(jié)上所有節(jié)電阻和電容都相等 電阻ri需要對(duì)下游的每段電容充電 （3）時(shí)延以線長(zhǎng)平方的速度增長(zhǎng) （4）最小的rc積意味著在線長(zhǎng)增加時(shí)增加的最小時(shí)延Elmore時(shí)延模型定義通過(guò)線性網(wǎng)絡(luò)的時(shí)延為：二端口網(wǎng)絡(luò)的脈沖響應(yīng)的一階矩。對(duì)于RC網(wǎng)絡(luò)已經(jīng)比較精確，因此廣泛用于處理RC傳輸線，但不能精確描述電感性連線。互連線（Interconnect）時(shí)延優(yōu)化（Optimization）的基本方法（今年的復(fù)習(xí)大綱上沒(méi)有）Optimization techniques：1、Redesign the wires layout to reduce the amo

5、unt of coupling capacitance between wires Increase the spacing between critical signals minimize required adjacency regions.2、 Assume （for following slides） Take into account coupling only to wires in adjacent tracks. Coupling/crosstalk is proportional to adjacency lengthChap5 時(shí)序機(jī)1、 時(shí)序電路設(shè)計(jì)的建立時(shí)間約束和保持

6、時(shí)間約束時(shí)鐘周期(建立時(shí)間)約束：時(shí)鐘規(guī)則 時(shí)鐘周期 > 最長(zhǎng)組合邏輯時(shí)延（關(guān)鍵路徑時(shí)延）考慮寄存器本身的信號(hào)傳播時(shí)延 時(shí)鐘周期 > 寄存器傳播時(shí)延 + 最長(zhǎng)組合邏輯時(shí)延再考慮建立時(shí)間 時(shí)鐘周期 > 寄存器傳播時(shí)延 + 最長(zhǎng)組合邏輯時(shí)延 + 建立時(shí)間考慮時(shí)鐘偏差的時(shí)鐘周期(建立時(shí)間)約束保持時(shí)間約束：保持時(shí)間 < 寄存器傳播時(shí)延 + 最短組合邏輯時(shí)延 考慮時(shí)鐘偏差的保持時(shí)間約束 （最短路徑形成了保持時(shí)間的約束）2、 主從結(jié)構(gòu)、邊沿觸發(fā)的D觸發(fā)器：電路、工作原理Ø 觸發(fā)器的主從結(jié)構(gòu) （主從兩個(gè)鎖存器串聯(lián)，時(shí)鐘反相）QD Ø 觸發(fā)器的主從操作和邊沿觸發(fā)f

7、 = 0：輸出數(shù)據(jù)環(huán)節(jié) 主鎖存器被禁止（處于數(shù)據(jù)輸出相位，不可以輸入數(shù)據(jù)），從鎖存器有效（處于數(shù)據(jù)輸入相位， 輸出跟隨輸入）。由于此時(shí)主鎖存器輸出（即從鎖存器的輸入）是穩(wěn)定的，所以從鎖存器輸出數(shù)據(jù)也是穩(wěn)定的f = 1：輸入數(shù)據(jù)環(huán)節(jié) 主鎖存器有效（處于數(shù)據(jù)輸入相位， 可以同時(shí)輸出數(shù)據(jù)）， 從鎖存器被禁止（處于數(shù)據(jù)輸出相位，不可以輸入數(shù)據(jù)） ，維持老的輸出以上下降沿觸發(fā)，相位互換就可形成上升沿觸發(fā)Example：D觸發(fā)器（1）Ø 用反相器反饋和傳輸門(mén)Ø 邊沿觸發(fā)操作由主-從結(jié)構(gòu)保證 CLK1：輸出數(shù)據(jù)；CLK0，輸入數(shù)據(jù) 上升沿觸發(fā)Chap6 功能模塊電路1、 數(shù)字系統(tǒng)設(shè)計(jì)的一

8、般結(jié)構(gòu)及其組成部分的功能可將數(shù)字系統(tǒng)劃分成：可重用的電路組件(組合、時(shí)序)面向特定應(yīng)用的狀態(tài)機(jī)控制器Ø 控制邏輯：用于組織、協(xié)調(diào)數(shù)據(jù)通道的操作Ø 數(shù)據(jù)通道：包括加法器、算術(shù)/邏輯運(yùn)算單元(ALU)、乘法器、移位器。功能：對(duì)不同的數(shù)據(jù)集執(zhí)行重復(fù)操作Ø 存儲(chǔ)器：存儲(chǔ)數(shù)據(jù)Ø 總線：將各個(gè)部件連接在一起，使各個(gè)部件之間方便地進(jìn)行信息交換2、畫(huà)出SRAM核心單元（6T）的管級(jí)電路圖并簡(jiǎn)述其工作原理 Ø SRAM 靜態(tài)隨機(jī)存儲(chǔ)器：在電源有效時(shí)，SRAM可以保持?jǐn)?shù)據(jù)值，不需刷新 Ø SRAM cell 使用了6個(gè)晶體管的電路來(lái)存儲(chǔ)數(shù)值。Ø

9、 數(shù)據(jù)值的存儲(chǔ)是對(duì)稱(chēng)的（ symmetrical），數(shù)據(jù)值與它的互補(bǔ)值（ complement ）存儲(chǔ)在交叉耦合（ cross-coupled ）的晶體管中中間的4個(gè)管子存儲(chǔ)數(shù)據(jù) (兩個(gè)循環(huán)相連的反相器)，邊上的兩管子控制選通讀： (1) 對(duì)bit和bit預(yù)充電到電源電壓VDD(2) 通過(guò)行譯碼器把select置高(3) 其中一個(gè)位線將被拉低寫(xiě)：(1) 把bit/bit 設(shè)置成想要的值（互補(bǔ)）(2) 把select置高(3)驅(qū)動(dòng)位線，如果與原數(shù)據(jù)相反的話，則狀態(tài)翻轉(zhuǎn) 位線的電容大于內(nèi)部反相器的電容Chap7設(shè)計(jì)模式和設(shè)計(jì)流程適用于半定制設(shè)計(jì)模式的VLSI設(shè)計(jì)流程 ：了解流程中各主要步驟Step

10、 1: 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真（高層級(jí)行為描述）Ø Requirement Analysis & Specification（需求和技術(shù)規(guī)格分析）確定系統(tǒng)功能和性能；確定系統(tǒng)構(gòu)架Ø System Design（系統(tǒng)設(shè)計(jì)）根據(jù)以上技術(shù)要求，用行為（算法）描述其實(shí)現(xiàn)；采用VHDL、Verilog等硬件描述語(yǔ)言HDL，或SystemC、 SystemVerilog 、C/C等高層描述語(yǔ)言（系統(tǒng)描述語(yǔ)言）Ø System Functional Simulation（系統(tǒng)功能仿真） 仿真器：支持行為級(jí)描述；對(duì)系統(tǒng)進(jìn)行功能仿真Step 2: RTL設(shè)計(jì)與仿真（RTL硬件描

11、述、仿真）Ø Behavioral （High Level）Synthesis（行為級(jí)設(shè)計(jì)的綜合）Ø RTL Design（RTL級(jí)設(shè)計(jì)）：用 VHDL or VerilogHDL編寫(xiě)RTL 級(jí)Ø RTL級(jí)的仿真Ø FPGA原型驗(yàn)證Step 3: 邏輯設(shè)計(jì)與仿真（邏輯綜合與優(yōu)化）Ø 邏輯綜合Ø 門(mén)級(jí)功能仿真與動(dòng)態(tài)時(shí)序分析Ø 形式驗(yàn)證Ø 靜態(tài)時(shí)序分析Step 4: 版圖Ø 利用工具完成布局與布線Ø 為制造進(jìn)行DRC與ERCChap9 RTL設(shè)計(jì)與仿真1、 數(shù)字系統(tǒng)的設(shè)計(jì)一般結(jié)構(gòu)及其組成部分的功能2

12、、Verilog HDL數(shù)據(jù)流建模中連續(xù)賦值語(yǔ)句和行為建模的過(guò)程賦值語(yǔ)句的區(qū)別，過(guò)程賦值語(yǔ)句的阻塞式賦值語(yǔ)句和非阻塞式賦值語(yǔ)句的區(qū)別連續(xù)賦值語(yǔ)句和過(guò)程復(fù)賦值語(yǔ)句的區(qū)別：Ø 連續(xù)賦值語(yǔ)句： 語(yǔ)句的目標(biāo)類(lèi)型必須是線網(wǎng)型變量；連續(xù)賦值語(yǔ)句以assign開(kāi)始，是基于電平敏感的行為，總處于活動(dòng)狀態(tài)；不同的連續(xù)賦值語(yǔ)句之間是并行執(zhí)行的，沒(méi)有語(yǔ)句次序上的關(guān)系；多用于組合邏輯電路。Ø 過(guò)程賦值語(yǔ)句 行為建模賦值語(yǔ)句只能對(duì)寄存器變量進(jìn)行賦值；由initial和always結(jié)構(gòu)組成；在initial塊中，過(guò)程性賦值只順序執(zhí)行一次，而在always塊中，每一次滿足always的條件時(shí)，都要順序執(zhí)

13、行一次該always塊中的語(yǔ)句；有阻塞式賦值語(yǔ)句和非阻塞式賦值語(yǔ)句；多用于順序行為建模。 過(guò)程賦值語(yǔ)句的阻塞式賦值語(yǔ)句和非阻塞式賦值語(yǔ)句的區(qū)別Ø 阻塞式賦值語(yǔ)句 純粹的串行過(guò)程語(yǔ)句，在一組阻塞賦值語(yǔ)句中，執(zhí)行按順序進(jìn)行，只有執(zhí)行完了前一條語(yǔ)句，后一句才能執(zhí)行；以“=”作為賦值符號(hào)。Ø 非阻塞式賦值語(yǔ)句 體現(xiàn)一定程度的并行特征，一組非阻塞賦值語(yǔ)句沒(méi)有前后順序關(guān)系，它們?cè)谕粫r(shí)刻開(kāi)始計(jì)算表達(dá)式右邊，而對(duì)目標(biāo)的賦值在將來(lái)的某個(gè)時(shí)刻發(fā)生；以“<=”作賦值符號(hào)。Chap10邏輯綜合與時(shí)序仿真1、 邏輯綜合過(guò)程中施加的Timing Constraints：要做到能夠用圖示來(lái)說(shuō)明&

14、#216; Objective(對(duì)象): Define the timing constraints for all paths within a design（在一個(gè)設(shè)計(jì)內(nèi)為所有通路定義時(shí)序約束） 1. The internal (between register) paths（寄存器之間的內(nèi)部通路） 2. All input paths （所有的輸入通路）3. All output paths （所有的輸出通路） 1、Creating a clock constrains timing paths between registers（創(chuàng)建一個(gè)時(shí)鐘來(lái)約束寄存器之間的時(shí)序通路）2、輸入通路約束

15、 3、輸出通路約束2、 STA：工作原理、主要步驟Ø 靜態(tài)時(shí)序分析（STA）決定在沒(méi)有動(dòng)態(tài)模擬的情況下，電路是否滿足時(shí)序約束Ø STA有三個(gè)主要步驟：Step1：將設(shè)計(jì)分解成一組時(shí)序路徑Step2：計(jì)算每個(gè)路徑的延時(shí)Step3：確定每個(gè)路徑是否滿足時(shí)序約束要求Ø Step1實(shí)際是將邏輯電路網(wǎng)表轉(zhuǎn)換成拓?fù)鋱D，圖中的節(jié)點(diǎn)(node)代表電路中的pin，節(jié)點(diǎn)之間的邊(edge)表示pin到pin的信號(hào)傳播timingChap11 版圖設(shè)計(jì)與驗(yàn)證VLSI版圖設(shè)計(jì)流程：需了解流程中各主要步驟Ø 設(shè)計(jì)驗(yàn)證、邏輯綜合、布線布局、版圖驗(yàn)證Ø 布線布局主要流程：

16、 布線布局主要流程：綜合、設(shè)計(jì)安裝、布局規(guī)劃、時(shí)序設(shè)計(jì)、放置、時(shí)鐘樹(shù)綜合（CTS）、路由、機(jī)械設(shè)計(jì) 版圖驗(yàn)證主要流程：功能驗(yàn)證、時(shí)序驗(yàn)證；DRC（設(shè)計(jì)規(guī)則檢測(cè)）, ERC（電氣規(guī)則檢測(cè)）, LVS（版圖電路圖對(duì)比檢測(cè)）Chap12 SoC設(shè)計(jì)概述1、 SoC的概念，一個(gè)SoC一般由哪幾個(gè)種類(lèi)的IP構(gòu)成 Ø SoC的概念SoC（System-on-Chip，片上系統(tǒng) ）將一個(gè)完整的電子系統(tǒng)集成在單一的芯片上，又稱(chēng)系統(tǒng)芯片、系統(tǒng)集成電路；SoC是由總線連接起來(lái)的IP核和用戶(hù)自設(shè)計(jì)硬件的互聯(lián)集成，內(nèi)部至少集成一個(gè)嵌入式處理器（CPU、DSP），不但包括了以上硬件（電路），還包括了運(yùn)行在硬件

17、上的嵌入式軟件（控制程序/操作系統(tǒng)、設(shè)備驅(qū)動(dòng)程序、協(xié)議棧、信息處理算法、用戶(hù)界面），從而具備整機(jī)的功能。Ø 常用的IP1 微處理器類(lèi)：嵌入式CPU、DSP2 存儲(chǔ)器類(lèi)：SRAM、DRAM、ROM、EPROM、Flash等3 通用的功能模塊和接口電路類(lèi) ：計(jì)時(shí)器、Watchdog、中斷控制器、UART控制器、I2C控制器、GPIO控制器、 DMA控制器、USB控制器、PCI控制器、各類(lèi)存儲(chǔ)器控制器、以太網(wǎng)MAC控制器、LCD控制器等 4 混合信號(hào)電路類(lèi)：ADC、DAC等5 射頻電路類(lèi)：低噪聲放大器（LNA）等 6 電源管理類(lèi)：直流變換器（DC-DC）等2、 IP核的軟核、硬核和固核形式軟核（RTL）、固核（netlist）、硬核（Layout）Ø 軟核：能綜合的HDL Source Code，與工藝無(wú)關(guān)，便于仿真和修改，可綜合為面向不同工藝和滿足不同約束條件的邏輯網(wǎng)表