可編程邏輯實(shí)驗(yàn)一FPGA設(shè)計(jì)進(jìn)制加減計(jì)數(shù)器

1、試驗(yàn)一：16進(jìn)制加減計(jì)數(shù)器 一： 實(shí)驗(yàn)程序。實(shí)驗(yàn)要求：用VHDL語(yǔ)言設(shè)計(jì)一個(gè)16進(jìn)制加減計(jì)數(shù)器，計(jì)數(shù)方向可以由外界輸入信號(hào)控制，帶有清零和置位，輸出除了包括計(jì)數(shù)值外還應(yīng)包括進(jìn)位和借位。實(shí)驗(yàn)程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(clk,cr,set,s:IN std_logic; cin:IN std_logic_vector(3 DOWNTO 0); q:OUT std_logic_vector(3 DOWNTO 0); co,bo:OUT

2、std_logic);END;ARCHITECTURE w2 OF CNT16 IS SIGNAL po:std_logic_vector(3 DOWNTO 0);BEGINp1:PROCESS(clk,cr,set,cin) BEGIN IF cr=1 THEN po=0000; elsif set=1 then po=cin; ELSE IF clk EVENT AND clk=0 THEN IF s=0 THEN IF po=15 THEN po=0000; ELSE po=po+1; END IF;ELSE IF po=0 THEN po=1111; ELSE po=po-1; END

3、 IF; END IF; END IF;END IF;END PROCESS;p2:PROCESS(s) BEGIN IF s=0 THEN co=po(3)AND po(2) AND po(1) AND po(0); ELSE co=0; bo=NOT po(3) AND NOT po(2) AND NOT po(1) AND NOT po(0); END IF; q=po; END PROCESS;END;程序說(shuō)明：clk：為時(shí)鐘信號(hào)。cr：為清零信號(hào)。set：為置位信號(hào)。s：為加減計(jì)數(shù)的方向控制信號(hào)。cin：為置位輸入信號(hào)，定義為4位的總線形式。Co：為進(jìn)位信號(hào)。 bo：為借位信號(hào)。q：

4、為輸出信號(hào)。 功能說(shuō)明：在進(jìn)程p1中：當(dāng)有清零信號(hào)cr，即cr=1時(shí)，計(jì)數(shù)器清零。當(dāng)有置位信號(hào)時(shí)，將置入的數(shù)賦給信號(hào)po 。當(dāng)有時(shí)鐘的下降沿來(lái)時(shí)，并且加減方向控制信號(hào)s為0時(shí)，計(jì)數(shù)器做加法運(yùn)算（如果一開機(jī)就是4位輸出全高，則當(dāng)時(shí)鐘來(lái)時(shí)，計(jì)數(shù)器從零開始計(jì)數(shù)）；當(dāng)s為1時(shí)，做減法運(yùn)算（當(dāng)計(jì)數(shù)器初值為0，則時(shí)鐘沿之前先向bo借一位，然后在時(shí)鐘沿之后開始做減法運(yùn)算）。在進(jìn)程p2中，檢測(cè)計(jì)數(shù)器的值，如果計(jì)數(shù)器做的是加法，則當(dāng)計(jì)數(shù)器計(jì)到15時(shí)，將輸出一個(gè)進(jìn)位信號(hào)給co；如果計(jì)數(shù)器做的是減法，則當(dāng)計(jì)數(shù)器減到零時(shí)，將輸出借位信號(hào)給bo。進(jìn)程p1和p2之間是同時(shí)進(jìn)行的。即：一邊計(jì)數(shù)，一邊檢測(cè)是否有進(jìn)位信號(hào)或是借

5、位信號(hào)。二：實(shí)驗(yàn)時(shí)序仿真。首先，建立一個(gè)波形文件。設(shè)置截止時(shí)間“end time”為：50us。然后找出管腳進(jìn)行時(shí)序仿真。 把列出的管腳拖到波形文件中，然后給每個(gè)輸入信號(hào)進(jìn)行設(shè)置。為了避免延時(shí)，時(shí)鐘信號(hào)周期設(shè)置為：1us。cr=0，set信號(hào)在第三個(gè)時(shí)鐘下降沿到第六個(gè)下降沿為高電平，說(shuō)明此時(shí)對(duì)信號(hào)進(jìn)行了置位，所置數(shù)的大小為0110；方向信號(hào)s信號(hào)在第十九個(gè)下降沿到第26個(gè)下降沿為高，說(shuō)明這段時(shí)間做減法；在29到32下降沿將產(chǎn)生清零信號(hào)。時(shí)序仿真上面的波形：驗(yàn)證波形如下，可知：當(dāng)set=1期間，置位為0110，而當(dāng)置位結(jié)束時(shí)，計(jì)數(shù)器接著所置的數(shù)做加計(jì)數(shù)，當(dāng)計(jì)到15時(shí)，在時(shí)鐘下降沿后產(chǎn)生了進(jìn)位信號(hào)

6、co。然后計(jì)數(shù)器繼續(xù)從0開始加數(shù)。而當(dāng)計(jì)數(shù)器加到0011后，由于s信號(hào)變成了1，從而使計(jì)數(shù)器開始做減法，減到0時(shí)，產(chǎn)生了借位信號(hào)bo，之后計(jì)數(shù)器開始從1111做減法運(yùn)算，當(dāng)見到1011時(shí)，由于產(chǎn)生了清零信號(hào)，故而輸出全為0。如此看來(lái)，時(shí)序仿真是正確的。三：下載，進(jìn)行硬件檢測(cè)。首先要進(jìn)行模式選定和管腳鎖定。我們選擇模式五。鎖定的管腳圖如下：詳細(xì)配置：管腳說(shuō)明：時(shí)鐘信號(hào)為：93管腳，即時(shí)鐘0。 清零信號(hào)cr：按鍵1。 方向信號(hào)s：按鍵2。 置位信號(hào)set：按鍵3。 進(jìn)位信號(hào)co：發(fā)光二極管D2。 借位信號(hào)bo：發(fā)光二極管D1。 置位輸入信號(hào)cin的4個(gè)位依次為：按鍵8，按鍵7，按鍵6和按鍵5。 輸出信號(hào)q的4個(gè)位用數(shù)碼管1譯碼。管腳鎖定后，進(jìn)行下載：彈出下載框圖：注意，此時(shí)還不能成功下載，因?yàn)椤癏ardware Setup”是為“No Hardware”，就是說(shuō)，還沒有下載的硬件支持。此時(shí)要點(diǎn)擊“Hardware Setup”，在彈出的對(duì)話框中選出一個(gè)可支持的硬件。如下，為“ByteBlasterMV or ByteBlaster II”。選中之后順次點(diǎn)“OK”和“Close”即可。之后，選中兩個(gè)方框，此時(shí)